剛剛，華為韜定律V2版正式發布：新麒麟芯片實測數據首次公開

隨著半導體幾何微縮逼近物理與經濟學極限，傳統依靠縮小晶體管特征尺寸以提升集成度的摩爾定律正面臨嚴峻挑戰。

在全球先進光刻設備準入受限的特殊背景下，前沿芯片設計與制造亟需開辟新的技術路徑。

2026年7月8日，華為正式更新了其“韜定律”論文的V2版本，題為《A time scaling theory for multi-layer electronic systems》（關于多層電子系統的時間縮放理論）。

該理論基于華為過去6年間381款芯片的量產實踐，提出了后摩爾時代協同優化芯片性能的系統性方案，并首次在即將量產的旗艦級移動SoC（半導體和智能手機領域）——Kirin 2026上完成了工程驗證。

傳統升級路徑受阻，華為轉向“優化時間”

此前，整個半導體行業提升芯片性能的主要方法是“幾何微縮”，即通過先進的光刻機，把芯片內部的晶體管尺寸做得越來越小。在同樣大小的芯片上，晶體管數量越多，芯片的計算速度就越快。

但現在，這種傳統方法遇到了兩個主要瓶頸：

• 物理與經濟極限：晶體管尺寸已接近物理極限，研發和制造成本極高。
• 外部設備限制：制造更小尺寸的芯片需要極紫外（EUV）等先進制程光刻機，而華為無法獲取這些設備。

面對無法縮小晶體管尺寸的約束，華為提出了“韜定律”。該理論核心在于：不再追求縮小晶體管的物理尺寸，而是通過全棧優化，縮短電信號在芯片內部各元件之間的傳輸和處理時間。

信號處理速度加快，同樣能達到提升芯片性能的目的。

核心技術：邏輯折疊

為了縮短信號傳輸時間，華為在Kirin 2026芯片上首次采用了“邏輯折疊”的設計方法。

• 三維堆疊：傳統的芯片設計是將所有的寄存器、邏輯運算電路平鋪在單層硅晶圓上。如果元件之間距離較遠，連接兩者的金屬走線就會很長。
• 而“邏輯折疊”技術是將這些原本平鋪的電路進行拆分，分別放置在垂直堆疊的兩層晶圓上。
• 垂直互連：堆疊后的兩層晶圓利用高密度的混合鍵合工藝連接。原本在平面上長距離的橫向走線，被兩層之間極短的垂直通道所取代。

由于電信號跑完物理距離的時間被大幅縮短，芯片的延遲和功耗均得到了顯著優化。

Kirin 2026的實際表現

通過這種不依賴物理縮小的設計創新，Kirin 2026實現了以下關鍵指標的提升：

• 晶體管密度達到主流先進水平：按照行業標準口徑測算，Kirin 2026的晶體管密度達到了每平方毫米1.75億個。這一數據已經略微超出了臺積電5納米平面工藝的密度上限。在相同制造工藝下，這種密度的提升等效于傳統技術發展三年的幅度。
• 功耗大幅降低：因為大幅縮短了信號傳輸距離，阻抗降低。在輸出同等計算性能的前提下，Kirin 2026的運行電壓降低了0.2V，其實測功耗僅為上一代基線芯片（Kirin 9030 Pro）的59%

未來向人工智能數據中心擴展

這種基于時間優化的設計不僅適用于手機移動端，也將解決AI數據中心的高能耗問題。

目前的大型AI集群中，有超過80%的能量消耗在芯片、機架之間的數據傳輸上。

華為規劃在2030年之后，將邏輯折疊技術引入到其昇騰 990等AI芯片上。

通過統一總線和光互連技術，壓縮集群內部的通信時延。預計到2035年，AI硬件集群的集成度將提升100倍以上，并支持中央處理器的核心頻率突破4GHz。

行業挑戰與展望

盡管“韜定律”在工程實踐中取得了階段性成果，但作為一種新興的工程方法論，其廣泛推廣仍面臨諸多開放性技術挑戰：

• 原生工具鏈的適配：現有的EDA（電子設計自動化）工具多基于二維幾何微縮演進，三維邏輯折疊需要更復雜的時序分析、熱管理及布線算法支持；
• 工藝變異性控制：多層晶圓鍵合過程中的對準精度、材料應力以及不同批次晶圓的工藝一致性，對良率控制提出了更高要求；
• 產業共識與第三方復測：“韜定律”目前基于華為專屬自研數據庫及特定時延公式。要使其成為半導體行業的通用標準，仍需依賴學術界、產業界以及第三方獨立測試機構的廣泛復測與生態協同。

華為在論文結語中指出，后摩爾時代的系統級變革無法由單一組織獨立完成。該理論的發布旨在向全球半導體產業、EDA廠商及學術界發出邀請，共同構建基于時間縮放理論的新型芯片設計與制造生態。

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