硅基“摩”法破滅，華為“韜”光養晦

1965年，戈登·摩爾在《電子學》雜志上隨手畫下一條預測曲線時，大概不會想到，這條日后被稱為“摩爾定律”的曲線，將統治半導體行業整整一個甲子。

集成電路上的晶體管數量每兩年翻一番——這條簡明優雅的規律，定義了人類科技進步的速度。從286到酷睿，從功能機到智能手機，摩爾定律是隱形的計時器，為每一代產品的迭代定下了deadline。

然而，所有的神諭都有失效的一天。當晶體管尺寸逼近原子量級，當量子隧穿效應讓電子在納米尺度上恣意“穿墻”，當一座3nm晶圓廠的投資門檻飆升至200億美元時，摩爾定律的喪鐘已經敲響多時。英偉達CEO黃仁勛在2026年的多場演講中直言“摩爾定律已死”，并宣告運算時代正式進入“摩爾定律之后”的新篇章。

但真正有趣的問題不是“摩爾定律死了沒有”，而是——下一個定律是什么？

2026年5月25日，上海。在IEEE國際電路與系統研討會（ISCAS 2026）上，華為給出了一個充滿雄心的回答。華為董事、半導體業務部總裁何庭波正式發表“韜（τ）定律”，這是中國在全球半導體領域首次提出指導產業發展的新原則。

如果說摩爾定律的核心是“把晶體管越做越小”，那么韜定律的核心就是“讓信號跑得越來越快”——用“時間縮微”替代“幾何縮微”，徹底改寫半導體演進的基本邏輯。

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退而不死的摩爾定律

要理解韜定律的分量，首先得看清它要取代的到底是什么。

1965年，英特爾聯合創始人戈登·摩爾提出，集成電路上的晶體管數量大約每18至24個月翻一倍，芯片性能同步翻倍、成本持續下降。過去半個多世紀，從90納米、28納米一路演進到如今的3納米、2納米，半導體產業幾乎完全沿著這條“幾何縮微”的路線奔馳。

但這條跑了六十多年的老路，如今已經到了不得不換軌的時刻。

物理極限是第一個死結。3納米制程下，晶體管柵極寬度僅十幾個硅原子，再縮小就會遭遇量子隧穿效應——電子會像漏水一樣不受控制地“穿墻而過”，芯片直接失效。這是一道繞不開的物理硬墻。

經濟賬同樣算不下去了。建設一條3納米生產線動輒需要近200億美元，流片一次成本高達數千萬美元，全球玩得起的玩家已經從幾十家銳減到僅剩臺積電、三星、英特爾等寥寥三四家。

更致命的是，單晶體管成本在先進節點上已經不再下降，甚至開始回升。維持了半個世紀“每代晶體管更多、成本更低”的行業邏輯徹底瓦解。

何庭波在演講中拆解了一個被行業遮蔽了六十年的底層事實：摩爾定律從未真正關于尺寸，而是關于時間。晶體管縮小是為了開關更快，互聯線路變密是為了傳輸更短——每一代技術迭代的本質交付物，都是時間的壓縮。而如今，當幾何縮放已經走到物理盡頭，繼續單純追逐“更小的晶體管”已經變成一條投資回報率急劇遞減的不歸路。

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韜定律

用時間縮微重新定義半導體進化

正是在這一背景下，韜定律登場了。

“韜”（τ）是物理學中的時間常數，代表一個系統響應和傳播信號所需的“基礎耗時”。華為提出的τ定律，核心是用“時間縮微”替代傳統的“幾何縮微”——不再只盯著把晶體管做得更小，而是通過系統性地壓縮信號傳播時延來提升整體芯片性能。

如果說摩爾定律是一種“橫向擴張”的思路——在平面上塞進更多晶體管，那么韜定律就是一種“縱向挖掘”的思路：不追求把單個晶體管做小，而是讓信號跑得更快。用何庭波在論文中的表述，摩爾定律的幾何縮放時代已經結束，下一個五十年的競爭規則正在被重新書寫。

韜定律的關鍵支撐技術是“邏輯折疊”（LogicFolding）。傳統芯片采用平面二維平鋪設計，信號從A點跑到B點需要經過漫長的繞線路徑，大量時間消耗在走線上。

邏輯折疊的做法相當于把平面電路“折起來”——將數字、模擬和存儲電路拆分到垂直堆疊的活動層中，大幅縮短關鍵路徑的走線長度，從而降低信號傳播的電阻和電容負載。

這并非紙上談兵，而是已有大量工程實踐支撐。何庭波透露，過去六年基于τ定律的技術思路，華為已成功設計并量產了381款芯片，覆蓋移動終端、AI加速器、汽車電子、工業與基礎設施五大品類。

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數據說話

381款芯片的實證基礎

韜定律最令人信服的地方，在于它不是一場概念發布會，而是一套已經被大規模量產驗證的方法論。

在固定器件節點的前提下，華為將晶體管密度從155 MTr/mm2提高到238 MTr/mm2，這一代際提升幅度在傳統幾何縮放路徑下需要三年時間才能實現。SoC性能核心能效提高了41%，最大時鐘頻率提升了近13%。SRAM操作頻率提升超過40%。

在典型處理核心上，雙層折疊架構將時鐘緩沖器數量減少了50%以上，布線長度減少約30%。而這一切都是在不依賴新光刻工藝步驟的情況下實現的，僅僅通過對邏輯分布在三維空間中的拓撲重組完成。

更值得關注的是，這套方法論展示出驚人的跨場景一致性：從功耗僅數瓦的智能手機SoC，到吉瓦級的AI訓練集群，在兩個跨度達十二個數量級的極端場景中，同一套時間縮微框架同時成立。這種前所未有的可擴展性，恰好回擊了行業對架構創新路徑能否適配所有場景的普遍質疑。

華為已經規劃了未來十年的清晰路線圖。今年秋季即將面世的麒麟2026芯片首次采用邏輯折疊技術，麒麟2027芯片已進入“硅后”狀態，實現了實質性的芯片進展。預計到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

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韜定律的時代坐標

不是顛覆而是重構

韜定律之所以引發廣泛關注，不僅在于其技術突破，更在于它所處的時代坐標。

就在華為發布韜定律前不久，英偉達CEO黃仁勛多次公開宣稱“摩爾定律已死”。他在2026年1月的播客訪談中直言：“摩爾定律的真正死亡不是晶體管不能再縮小，而是成本無法繼續下降。晶圓變得更貴了，而不是更便宜了。”黃仁勛甚至聲稱，即使沒有ChatGPT，英偉達依然會贏，“原因不在于AI，而在于摩爾定律的死亡”。

從時間點上看，華為韜定律的發布恰好處在行業對摩爾定律命運集體焦慮的節點。但韜定律的意義，并非簡單地宣稱“摩爾定律已死”，而是提供了一條不依賴極致制程微縮即可持續提升芯片性能的可量產路徑。

這正是韜定律最核心的時代價值：在幾何縮放紅利見頂的今天，當全球都在尋找“摩爾定律之后怎么辦”的答案時，華為給出了一套貫穿器件、電路、芯片到系統四個層級的完整方案。

業界此前已有異構計算、Chiplet、存算一體等多種“超越摩爾”的探索方向，但多數停留在局部優化層面，缺少一個可以統攝全棧的綱領性框架。韜定律首次建立了一個貫穿晶體管、電路、芯片、系統四個層級的統一優化目標，讓工藝工程師、電路設計師、系統架構師和軟件開發者可以在同一套語言體系中協同優化。

從這個意義上說，韜定律并非要顛覆摩爾定律，而是要重構后摩爾時代的競爭邏輯。它將幾何縮放降格為眾多τ縮減手段中的一種，而封裝、存儲帶寬和互聯設計獲得了此前僅由先進邏輯節點獨占的戰略權重。