下一代AI芯片，拼什么？

來源：半導體行業觀察

隨著晶體管密度縮放速度放緩，先進封裝已成為主要的擴展途徑。然而，人工智能加速器體積龐大，且需要極高的互連速度，導致封裝本身也面臨極限。圓形中介層限制了封裝尺寸和晶圓利用率，HBM4E 技術在提高速度的同時使 I/O 數量翻倍，而多千瓦級封裝則使傳統的冷卻架構難以承受。

ECTC是業界首屈一指的封裝技術盛會。今年的發布內容與即將上市的商業產品密切相關。英特爾概述了EMIB-T集成、封裝尺寸縮放以及未來的發展路線圖。Marvell展示了如何通過定制HBM將接口邏輯從加速器中移除，同時縮短封裝布線。臺積電和微軟將冷卻劑直接集成到硅片中，而Marvell和Lightmatter則將光互連集成到封裝中。

本次綜述涵蓋了 ECTC 2026 中最有可能在未來幾年內塑造 AI 加速器方案的技術。

英特爾 EMIB-T

英特爾是ECTC展會上規模最大的企業演講者。其重點展示的是EMIB-T。這是采用硅通孔（TSV）技術的下一代EMIB芯片。在最初發布之后，英特爾進一步完善了該架構和路線圖，包括更小的凸點間距、更大的封裝尺寸以及橋接功能。他們的展示表明，EMIB-T有望應用于谷歌的TPU v9，并且是大型封裝AI加速器領域中，臺積電CoWoS平臺最可靠的替代方案。

EMIB-T 擴展測試芯片，硅含量為光罩的兩倍。俯視掃描電鏡圖像顯示，凸點間距分別為 110、55 和 36 微米。

英特爾已在采用兩倍光罩尺寸硅片封裝的芯片上驗證了 EMIB-T 技術，其凸點間距為 36/35 微米。相比 Granite Rapids 封裝中使用的 45 微米間距，凸點密度提高了 65%。Granite Rapids-AP 是一款大型封裝，尺寸為 70 毫米 × 105 毫米，面積略小于 9 個光罩。目前，針對 36/35 微米凸點間距的驗證工作正在擴展到 4.5 倍光罩尺寸的硅片封裝，目標是在 2026 年底前完成認證。

下一個間距步驟也正在進行中，英特爾正在測試 25 μm 凸點間距，該間距基于一個由兩個 1 個光罩硅芯片通過單個 3 毫米 × 18 毫米 EMIB-T 橋連接的芯片。

進一步縮小尺寸將變得更加困難。小于 25 μm 時，每個焊球中的焊料體積會變得非常小。短路、開路以及組裝過程中導致的良率損失的可能性大大增加。EMIB-T 可以繼續縮小尺寸，但限制因素從橋接布線密度轉移到了焊球形成、布局精度和組裝良率。

英特爾還展示了EMIB-T封裝的尺寸極限。雖然可以實現全面板尺寸的封裝，但英特爾將四分之一面板封裝作為實際目標。他們展示了一個240毫米×240毫米的測試樣品，面積大約相當于67個光刻掩模。然而，我們觀察到展位上的樣品出現了嚴重的翹曲。在這個尺寸下，橋接只是問題的一部分。基板處理、翹曲、套刻精度和面板級圖案化都成為首要的限制因素。英特爾也在評估先進的光刻技術，以確保在四分之一面板甚至全面板尺寸下，這些大尺寸基板的套刻精度足夠高。

雖然凸點間距和封裝尺寸很重要，但橋接電路同樣至關重要。EMIB-T 比目前產品中使用的 EMIB 復雜得多。它增加了 TSV、更多金屬層、電源網格和 MIM 電容層，使橋接電路能夠同時傳輸高密度信號和垂直供電。英特爾展示了一個橫截面圖，其中包含 10 層金屬層（包括 4 層布線層）以及位于 M1 和 M2 之間的 MIM 電容。英特爾重點介紹了其針對 HBM4E 的改進。

EMIB-T 中的“T”代表 TSV（硅通孔）。它們的作用是供電。在傳統的 EMIB 中，非橋接區域的電源通過基板垂直傳輸，而橋接區域附近的電源則必須橫向擴散到封裝和芯片側布線中。通過在橋接區域使用 TSV，電源可以直接通過橋接區域傳輸，從而顯著縮短電流路徑。英特爾聲稱，使用這些 TSV 可以將直流電壓降降低 68% 到 80%。

HBM4E 的難點在于互連必須同時提升信號密度和供電能力。HBM4 的引腳數量是 HBM3 的兩倍，并且 PHY 需要額外的電源軌，例如 VDDQ 和 VDDQL。這些電源軌會占用部分信號布線空間，從而提高剩余空間的信號密度。

為了解決這個問題，英特爾并沒有對所有HBM通道采用相同的布線方式。它將最長的信號路徑放置在布線更簡潔的層上。在M9層，只有約28%的最長通道長度穿過布線最密集的區域，而在M3等較低層，這一比例上升至約84%，但這些通道的長度更短。這樣可以避免串擾和插入損耗主要由布線最差的區域造成。

電源傳輸也轉移到了橋接層。EMIB-M 在 M1 和 M2 之間引入了金屬-絕緣體-金屬 (MIM) 電容，而 EMIB-T 則在此基礎上進行了改進。英特爾公布的電容密度為 500 nF/mm2，與英特爾 18A 的 MIM 電容大致相當。英特爾聲稱，與沒有橋接 MIM 電容的 EMIB-T 封裝相比，這些橋接電容可將電源傳輸網絡 (PDN) 的交流阻抗降低 82% 以上。

英特爾還對采用 HBM4E 的 EMIB-T 進行了仿真。在 12 Gb/s 的速率下，未采用接收均衡時，英特爾的 UI 眼圖寬度約為 67%。采用單抽頭判決反饋均衡器 (DFE) 后，該值可提升至約 72.5%。DFE 是一種接收端電路，用于降低信號通過封裝通道后先前比特的干擾。

英特爾還模擬了更高的傳輸速度，分別為 12.8 Gb/s、14 Gb/s 和 16 Gb/s。在所有測試速度下，用戶界面視口寬度均保持在 60% 以上，焊盤電容略有下降。

英特爾的EMIB路線圖超越了僅包含布線和電容的被動橋接技術。未來的版本將包括更高密度的橋接MIM電容、更大尺寸的高縱橫比橋接芯片、小于25微米的凸點間距、主動橋接以及集成在EMIB芯片內部的電壓調節器。英特爾還公開了基板核心嵌入式深溝槽電容（DTC）的概念以及嵌入在基片下方的>2500 nF/mm2 eMIM-T電容，盡管我們尚未在已出貨的EMIB產品中看到這些技術。

EMIB-T在多個方面仍落后于臺積電的CoWoS平臺。臺積電已實現DTC/eDTC集成，并在集成電壓調節器和有源局部硅互連（LSI）方面走得更遠。EMIB-T縮小了差距，但英特爾仍在追趕一個已大規模運行多年的生態系統。

Marvell 定制HBM

在 Marvell 2024 年的行業分析師日上，Marvell 宣布推出定制 HBM。當時，這只是一個模糊的說法，缺乏技術細節。HBM的設計一直圍繞 JEDEC 兼容性展開：內存供應商提供的標準 DRAM 堆棧、加速器上的標準 HBM PHY，以及它們之間固定的寬接口。在 2025 年 Hot Chips 大會上，Marvell 展示了定制基礎芯片的布局圖。

在 ECTC 大會上，Marvell 最終提供了定制 HBM4E 的封裝級細節。

JEDEC規范固定了HBM堆棧與主機之間的接口。這有利于互操作性：任何內存廠商的HBM都可以與任何兼容的主機配對。然而，這不利于功耗、性能和面積。主機ASIC必須實現標準的HBM PHY，并采用標準化的焊盤布局和分線規則，布線一個非常寬的并行接口。隨著封裝尺寸的增大和HBM速度的提升，這種固定的邊界使得優化海岸線、布線密度、電源供應和信號完整性變得更加困難。

定制化HBM技術無需對DRAM核心芯片進行任何改動。取而代之的是，采用先進的邏輯工藝制造一個具有優化芯片間接口的定制基礎芯片。該定制基礎芯片可集成HBM控制器、管理和監控功能、定制邏輯以及擴展接口。

Marvell 聲稱，這使得用于 HBM PHY 和相關邏輯的主機 ASIC 占用空間減少了約 60%，從而直接釋放出更多空間用于計算、緩存或 I/O。這種定制接口將大部分內存端接口移到了 HBM 基體芯片中。

Marvell 的示例使用了 1024 個通道，速率為 32 Gb/s，達到 4.1 TB/s，相當于 2048 位 JEDEC HBM4(E) 接口，速率為 16 Gb/s。

該封裝的布線也變得更加容易，定制接口將中介層通道長度從 6.5 毫米縮短到 1.5 毫米，使 Marvell 能夠在保持相同 9 個布線層和 2/2 微米線/間距 (L/S) 的同時增加帶寬。

Marvell 的示例中使用有機重分布層 (RDL) 中介層代替硅，從而降低了封裝成本。有機 RDL 的線寬/線寬比遠小于 CoWoS-S 中的硅中介層或 CoWoS-L 和 EMIB-T 中的硅橋，這增加了布局難度。Marvell 依靠不同部分的定制屏蔽和布線模式來最大化帶寬密度，同時控制串擾。

在GTC大會上，英偉達宣布Feynman將采用定制HBM。英偉達的理由可能與Marvell類似：更高的帶寬、更低的功耗以及更少的HBM加速器芯片面積。我們估計，Rubin GPU芯片面積中約有16%用于HBM相關的邏輯和PHY。定制HBM可以讓英偉達將大部分負擔轉移到HBM基礎芯片上。

定制化HBM還支持標準HBM鏈路之外的擴展接口。基礎芯片可以充當輔助內存控制器，并將流量扇出到額外的內存，而不是強制所有內存流量都通過有限的加速器芯片邊緣通道。這些額外的內存可以是容量更大、帶寬更低的LPDDR，甚至是第二層HBM。這使得加速器能夠在不占用外部I/O所需的寶貴芯片邊緣通道的情況下擴展內存容量。這對于AMD即將推出的MI450和未來的MI500 GPU尤為重要，因為它們將支持LPDDR以增加內存容量。

三星 HBM中介層

三星還展示了其基于中介層的 HBM4E 解決方案。HBM4E 將數據傳輸速率提升至 12 Gb/s 及以上，并將 I/O 引腳數量翻倍，從而增加了布線復雜性。HBM4E 所需的中介層數量可能是 HBM3E 的兩倍，是 HBM2 的五倍。由于 I/O 引腳數量增加和數據傳輸速率提高，預計其功耗也將比 HBM3E 增加 86%，比 HBM2 增加 5.6 倍。

三星提出了一種8層硅中介層方案，據稱與預估需求相比，層數減少了20%。該中介層采用重復的雙信號/單地交錯排列方式來屏蔽高速信號，其中75%的層用于信號布線。

中介層的另一個關鍵特性是超高密度電容（UHC）。三星并未明確說明具體的電容結構，但它們可能類似于英特爾EMIB-T MIM電容或臺積電CoWoS DTC電容。UHC電容只能放置在M1層，而M1層也主要用于信號布線，因此可用面積有限。

如果布線不平衡，電容會被推向接口的一側，導致邏輯側和HBM側之間的電源分配網絡（PDN）性能不均衡。三星的布局將布線重新分配到M1層和其他層，從而使超高電容（UHC）能夠更均勻地分布在整個接口上。這在保持布線密度可控的同時，降低了PDN阻抗和電壓噪聲。

三星HBM 混合鍵合熱學

三星還討論了HBM的熱問題，特別是混合鍵合技術。HBM堆疊層數越來越多，速度也越來越快，而其下方的邏輯芯片的功耗也越來越高。對于16層HBM來說，其熱阻尚可接受，但隨著未來幾代產品向20層和24層HBM發展，就需要新的解決方案了。

三星對比了熱壓鍵合 (TCB) 和混合銅鍵合 (HCB) 在 2.5D GPU 封裝（包含 2 個 GPU 芯片和 8 個 HBM 堆疊，類似于 Nvidia Blackwell 架構）中的 HBM 散熱性能。結果表明，風冷可使內部 HBM 熱阻降低 12.2%，液冷可降低 12.9%。總 HBM 熱阻在風冷下可降低 3.5%，在液冷下可降低 7.7%。

由于HCB僅針對部分散熱網絡，因此改進效果并不均衡。三星將散熱路徑分為內部熱阻、系統級熱阻和GPU到HBM的串擾。內部熱阻和串擾分別降低了約12.5%和9.8%，但包括導熱界面材料和散熱在內的系統級熱阻卻增加了約2.3%。

隨著更多功率轉移到HBM基片上（例如在內存密集型工作負載中），散熱瓶頸會發生轉移。這對于定制HBM尤其重要，因為其內存控制器和更多邏輯電路都集成到了基片上。GPU到HBM的串擾在總熱阻中所占的比例會降低，從基片功耗增加1倍時的13%下降到基片功耗增加3倍時的5%。

三星表示，采用HCB技術可以提高進氣溫度或提高封裝功率。據其估計，采用HCB技術后，在封裝功率保持不變的情況下，進氣溫度可升高1-2°C；或者在溫度保持不變的情況下，封裝功率可提高約4%。三星還估計，散熱功率將降低約7%。

三星還單獨研究了HCB在堆疊層面的影響。這里的改進幅度更大：與TCB相比，基準HCB可將堆疊熱阻降低約19%。增加HCB焊盤數量，焊盤密度增加2倍時，熱阻降低幅度可達22.3%；焊盤密度增加4倍時，熱阻降低幅度可達29.1%。

微流體 冷卻

臺積電在CoWoS-R芯片上展示了直接硅冷卻技術，該芯片應用于類似GPU的大型測試平臺。CoWoS-R與CoWoS-S的區別在于前者采用的是有機材料而非硅基中介層。選擇CoWoS-R是因為它具有更好的翹曲容差和工藝兼容性。該測試平臺采用3.3倍光罩的中介層，包含4個SoC芯片和8個HBM堆疊層。每個SoC芯片由4組SoC加熱器組成，這些加熱器共同覆蓋了大約一半的中介層面積。

臺積電對比了三種方案：傳統的帶蓋冷板封裝、無蓋冷板封裝以及其微柱直接硅封裝設計。帶蓋和無蓋方案仍然采用傳統的冷板和導熱界面材料（TIM）。而最后一種方案則是在SoC芯片背面直接形成微柱。

采用常規冷卻方式，流速為 1-2 升/分鐘 (LPM) 時，帶蓋封裝的散熱量為 1.9-2.3 kW，而無蓋封裝的散熱量為 2.5-3.0 kW，冷卻水溫度為 40 °C 的去離子水。兩種方案在流速超過 4 LPM 后均達到飽和，因為導熱界面材料 (TIM) 成為瓶頸。

微柱式測試車（ test vehicle ）在2升/分鐘（LPM）的流速下與無蓋冷板的測試結果相當，隨后在高流速下表現更佳，在4升/分鐘時散熱功率為4千瓦，在8升/分鐘時為5.3千瓦。臺積電報告稱，在整個測試車上，散熱功率均勻地超過了5千瓦。微柱式結構使液態冷卻劑更靠近熱源，從而促進了散熱性能的提升。

然而，微柱結構并非完美無缺。臺積電必須在芯片封裝（CoW）工藝完成后形成微柱，同時還要避免損壞CoWoS-R結構，并開發新型密封材料，以確保在封裝翹曲和熱膨脹系數不匹配的情況下，冷卻劑仍能保持密封狀態。測試樣品通過了濕度敏感等級4（MSL4）測試，未出現氦氣泄漏或密封劑分層現象。

微軟的散熱方案與臺積電的不同之處在于散熱結構。臺積電采用的是硅微柱，而微軟則采用了蝕刻在GPU硅片上的直線微通道。微軟沒有使用熱測試平臺，而是直接在Nvidia GH200 GPU上進行了測試。這可能使微軟能夠更準確地捕捉到真實的散熱分布和熱點區域。微軟在GPU上測試了多種工作負載，例如HPCG和HPL，每種工作負載都具有不同的計算和內存壓力特性。

在這些工作負載下，微軟報告稱，在 1 LPM 的流速下，GPU 的結到入口熱阻降低了 51-60%。HBM 的改進幅度較小，僅為 27-37%，因為它仍然通過冷板和導熱材料進行冷卻。總體而言，這使得封裝的熱阻降低了 50%。

微軟還展示了一些初步的可靠性數據。雖然散熱性能很重要，但數據中心部署也需要高可靠性和低停機時間。在6個月的時間里，微軟在約4370次觀測中僅記錄到9次潛在的堵塞事件。堵塞率隨時間推移而下降，表明安裝初期存在不穩定情況，隨后進入較為穩定的運行階段。即使6個月后，微通道中也沒有可測量的硅腐蝕。在節點層面，GH200成功完成了為期3周的重復基準測試，隨后又在穩定的封裝功率下連續運行了1周。微軟仍在測試集群層面的平均故障間隔時間（MTBF）和可用性。

Marvell 光互連

ECTC的另一個主要主題是光互連和共封裝光學器件。Marvell在該領域發表了多篇論文，主要內容是其光多芯片互連橋（OMIB）和光子結構，這兩項技術都是該公司今年早些時候收購Celestial AI后獲得的。

雖然光子中介層技術已討論了數年，但 Marvell 在 ECTC 上展示了一種更局部化的版本。制造多掩模光子中介層可能會對良率構成挑戰，尤其是在掩模拼接方面。Marvell 還指出，光子中介層可能缺少傳統硅中介層所具備的一些功能，例如高密度電容器。

Marvell 的方案是在有機 RDL 中介層中僅在需要的地方嵌入光子集成電路 (PIC)。在其他不需要光互連的區域，可以使用電橋代替。

由于光子集成電路 (PIC) 嵌入在 RDL 中，其光柵耦合器通常會在包覆成型后被遮擋。Marvell 在成型前會在光柵區域上方放置一個硅/玻璃光學模塊，以保持通往頂部的光路，從而將光纖陣列單元 (FAU) 連接到頂部。

Marvell 的 OMIB 測試平臺包含一個主 XPU 芯片和位于其上的六個 EIC 芯片。嵌入在中介層中的芯片包括六個 PIC（藍色大矩形）、六個電橋（藍色細矩形）和十二個 DTC 芯片（藍色小正方形）。該 RDL 中介層采用四層結構，線寬/層厚為 2/2 μm，尺寸約為 2× 光罩。

Marvell 還展示了一款概念性的多芯片 XPU，該 XPU 采用光芯片間互連技術，以降低延遲和跳數。Marvell 聲稱，OMIB 技術消除了海岸線限制，因為同一橋接器可以同時路由封裝內的芯片間鏈路和外部光互連。Marvell 表示，采用這種方法可實現 1.8 Tbps/mm2 的帶寬密度。

Marvell 展示的工藝流程是芯片后置的，類似于臺積電的 CoWoS-L。Marvell 構建了一個有機 RDL 中介層，其中包含嵌入式橋接器、OMIB PIC、DTC 和其他組件，并通過 C4 凸點將其連接到封裝基板。橋接 TSV 和高銅柱連接到 RDL，ASIC 芯片和 EIC 最后貼裝。

短期內，像臺積電的 COUPE 這樣的垂直堆疊式光引擎比 OMIB 式連接或全光子中介層更容易實現。Marvell 使用間距為 50 μm 的微凸點連接 EIC 和 PIC，然后將由此形成的光引擎安裝到封裝基板或中介層上。

襯底結構可采用間距為 130 μm C4 的類似 UCIe-S 的并行總線，而中介層結構可采用間距為 ~40-45 μm 的更緊湊的 UCIe-A 接口。Marvell 更傾向于襯底方案，因為它結構簡單且隔熱性能更佳。

Marvell 測試了一種采用 5 納米（可能是臺積電 N5）EIC 的光引擎，該引擎包含四對 56 Gb/s 的收發器，每個方向的傳輸速率均為 224 Gb/s。該設計采用電吸收調制器 (EAM)而非其他公司常用的微環調制器 (MRM)，理由是 EAM 具有更好的熱穩定性和更寬的工作波長范圍。雖然這些優勢確實存在，但我們認為 EAM 的大規模生產將面臨挑戰。

Marvell 還比較了通過 UCIe-S 連接到襯底上的光引擎以及通過 UCIe-A 連接到硅中介層和硅橋上的光引擎的熱特性。在 XPU 滿載的情況下，襯底上的 PIC 溫度升高不到 5 °C，而中介層上的 PIC 溫度升高約 25 °C，橋上的 PIC 溫度升高約 20 °C。有機襯底的低導熱性和相對較大的毫米級空氣間隙隔離了 PIC。在兩種 UCIe-A 配置中，靠近 XPU 的細間距硅提供了一條低電阻的熱通路。此外，空氣間隙也小得多，僅約 100 μm，這會導致 PIC 發熱。

XPU 電源狀態改變后約 30 毫秒內會發生熱瞬變。PIC 在有機襯底上的升溫速率約為 10 °C/s，而使用橋接電路時約為 100 °C/s，使用中介層時約為 120 °C/s。Marvell 認為，EAM 偏置電壓可以通過電子方式快速調節以跟蹤這些變化，而環形調制器則需要加熱器和反饋回路，這些回路受到較慢時間常數的限制。

Lightmatter M1000

Lightmatter此前已詳細介紹了Passage M1000的架構和光互連，并概述了其制造工藝。在ECTC展會上，該公司更深入地探討了多光罩光子中介層與ASIC芯片集成的組裝工藝、光纖連接和封裝結果。

該測試芯片采用晶圓級芯片組裝技術，將15個ASIC芯片單元連接到一個四單元M1000中介層上。我們估計該中介層的面積約為2100平方毫米，約為Hot Chips 2025展會上展示的4000平方毫米八單元配置的一半。M1000可根據產品需求高度靈活地配置成不同的尺寸和單元數量。

四個芯片單元均包含 32 個間距為 127 μm 的光波導。電信號和功率從襯底經由間距約為 176 μm 的 C4 凸點、兩層背面 RDL 層以及深度為 126 μm、寬度為 10 μm 的 TSV 從襯底傳輸到 ASIC 芯片，最終通過微凸點到達 ASIC 芯片。面積約為 2100 mm2 的中介層僅占 7200 mm2 有機襯底面積的不到三分之一。該比例更接近于邏輯區域與封裝尺寸的比例，而非等效硅或有機 RDL 解決方案中跨越封裝的中介層面積。目前尚不清楚這是光學架構的固有特性，還是針對此測試芯片的特定設計選擇。

將這種尺寸的硅中介層貼裝到有機基板上會造成嚴重的翹曲。在 260 °C 的回流焊溫度下，模塊的翹曲度達到約 59 μm，冷卻至室溫后約為 56 μm。由于中介層厚度為 118 μm，且 C4 凸點間距約為 176 μm，這樣的翹曲度足以影響連接結構的形成。Lightmatter 公司使用磁性夾具在貼裝過程中保持基板平整，并報告稱其電氣組裝良率超過 95%，且整個封裝的微凸點和 C4 連接均保持良好。

Lightmatter 使用了一款熱測試芯片，該芯片具有四個獨立供電的象限，每個象限耗散 170 W 的功率。這使得在 369 mm2 的有效面積上實現了 1.47 W/mm2 的功率密度。在此功率下，使用 25 °C 的冷卻劑，流速為 1.8 LPM/kW，光子中介層的溫度達到了約 100 °C。這驗證了在設計用于承受超過 900 W 功率（覆蓋近三個 ASIC 硅光刻層）的封裝中，僅對集中測試芯片區域進行 680 W 的冷卻效果。

其他 亮點

一、混合鍵合

對于高性能計算 (HPC) 應用而言，混合銅鍵合依然能夠提供最佳的引腳間距和最高的 I/O 密度。目前面臨的挑戰是如何在降低鍵合溫度的同時，保持界面極其平整潔凈。今年有兩種材料方案脫穎而出。

第一種方法采用有機介電材料，其機械柔順性提高了對顆粒和表面粗糙度的容忍度，同時降低了鍵合應力。三井化學和日月光電子（ASE）展示了在200℃和10μm間距下實現的無壓銅/聚合物鍵合。TOK和紐約大學（NYCU）展示了在150℃下10秒即可完成的鍵合工藝。在可靠性測試中，200℃下鍵合的樣品保持了穩定的電阻。

第二種方法采用細晶銅。其較高的晶界密度可加速低溫下的銅擴散，隨后的晶粒生長可提高導電性。英特爾將細晶銅與低溫介電層相結合，在 175 °C 和 200 °C 退火后實現了均勻的晶圓鍵合。三個樣品中有兩個的電氣良率約為 60%，但英特爾指出，由于測試平臺和探測技術的限制，這些結果僅為下限。實驗采用的是晶圓對晶圓 (W2W) 測試平臺，而非該技術所針對的芯片對晶圓 (D2W) 工藝。

應用材料公司和EV集團的方案最具突破性，他們展示了間距為450納米的晶圓間鍵合，在2000萬個連接點組成的鏈上實現了98%的良率。失效分析表明，開路連接與銅界面處富碳苯并三唑（BTA）殘留物有關。采用PVD TaN/Ta阻擋層顯著提高了良率。CEA-Leti公司在未進行等離子體活化的情況下，經100℃退火后，也實現了超過97%的良率。

這些結果共同表明，要實現低翹曲、無裂紋的混合鍵合，需要對銅、介電層、化學機械拋光 (CMP)、表面處理和退火工藝進行協同優化。我們預計，從 2027 年起，材料供應商和設備廠商將持續改進工藝，以提高鍵合后的成品率。

二、中介層替代方案

隨著封裝尺寸超出圓形硅中介層的實際限制，越來越多的供應商提出了超越英特爾 EMIB-T 的無中介層集成方案。

英特爾和SPIL將一個SRAM芯片封裝在扇出型嵌入式橋接（FO-EB）封裝的嵌入式橋接層中，并通過25μm間距的微凸點將其垂直連接到邏輯芯片。測試芯片在0.24pJ/b的能耗下，讀寫速度超過265GB/s/mm2。

面板級有機中介層為突破硅的尺寸限制提供了另一條途徑。Resonac公司展示了在320 mm × 320 mm面板上制備干膜嵌入式橋式中介層的各個工藝模塊，其中包括5 μm微孔和2/2 μm線/空隙。ASE公司在600 mm × 600 mm面板上制造了RDL層，然后將其分割成四個300 mm × 300 mm面板，以便使用現有設備進行組裝。其測試平臺使用了三層RDL層，線/空隙為5/8 μm。

IBM 采用了一種更為局部化的方法，即直接橋接多芯片 (DBrM)。首先將芯片沿邊緣連接起來，圍繞 30 微米間距的硅橋形成一個機械剛性子組件。該子組件在彎曲測試中承受了超過 30 牛頓的力，而 IBM 之前僅使用底部填充的結構只能承受 0.2 牛頓的力。這對于減少翹曲變形來說是一個積極的成果。

Unimicron公司設計了一種更為簡單的結構，既不需要中介層也不需要嵌入式橋接器。兩個芯片通過安裝在其下方并直接連接到基板上的薄硅橋連接。Unimicron公司的仿真結果表明，芯片和橋之間的底部填充對于控制微凸塊應變至關重要。

盡管臺積電的CoWoS-R和CoWoS-L仍受限于其RDL所采用的圓形晶圓，從而限制了封裝尺寸和晶圓利用率，但這些替代方案將集成轉移到面板級或重構格式，甚至完全取消了中介層。我們預計類似的架構將在未來幾年內開始出現在ASIC中。

三、熱界面材料

在先進散熱解決方案領域，臺積電及其合作伙伴繼續占據主導地位。臺積電的直接硅冷卻技術完全無需導熱界面材料（TIM1），但大多數近期系統仍需要在硅片和散熱器之間使用性能更優的材料。臺積電的OSAT合作伙伴SPIL在55 mm × 55 mm的FO-EB封裝中測試了鎵基液態金屬（LM）復合材料、硅基高導熱界面材料（HS-TIM）和碳纖維高導熱界面材料（HCF-TIM）。測得它們的導熱系數分別為5.7 W/m·K和10 W/m·K，且均低于商用硅基導熱界面材料（4 W/m·K）的熱阻。

兩種導熱界面材料（TIM）的可靠性表現截然不同。HCF-TIM在150℃下運行1000小時后仍保持95%的覆蓋率，而HS-TIM由于硅基體硬化和部分分層，覆蓋率降至75%。兩種液態金屬基TIM均降低了熱阻，優于傳統的硅基TIM，其中HCF-TIM的性能和可靠性最佳。

普渡大學、阿威羅大學和加州大學洛杉磯分校采用了不同的方法，將銅/錫微凸點嵌入納米晶金剛石中。由此產生的互連層實現了500至600 W/m·K的有效面內導熱系數，約為傳統底部填充微凸點的20倍。這并非TIM1的替代品，而是一種將熱量橫向擴散到3D堆疊互連層的方法。該工藝仍處于早期階段，論文中僅使用了單面測試結構，而非組裝的3D堆疊結構。

另一方面，我們很少看到關于 SiC 作為 TIM1 或熱解決方案一部分的討論，這意味著距離成熟還有相當長的路要走。

三、玻璃基板

今年，玻璃領域的光芒有所減弱，ECTC會議上發表的創新論文數量有所減少。然而，SeWaRe問題依然懸而未決，即在RDL應力作用下，從切割玻璃邊緣開始出現的橫向裂紋。佐治亞理工學院通過實驗表征了這種失效模式。康寧公司運用有限元分析（FEA）、近場動力學和解析斷裂力學方法模擬了裂紋的擴展過程，結果表明，剛性銅層會將裂紋推向玻璃中面，而柔性聚合物層則會改變裂紋擴展路徑。康寧公司還發現，低熱膨脹系數（CTE）聚合物與合適的玻璃材料相結合，可以降低失效風險。

STATS ChipPAC 對大型玻璃芯封裝的組裝和可靠性進行了研究。其 74 mm × 74 mm 的玻璃芯封裝在未進行邊緣涂層處理的情況下，所有測試環節均未通過；而進行邊緣涂層處理的封裝則順利完成了組裝和可靠性測試，未出現任何異常。與未涂層的玻璃芯封裝相比，邊緣涂層還將翹曲度降低了 33.5%。回縮技術和邊緣涂層處理正日益成為可靠玻璃芯基板組裝的必要條件。

值得一提的是，英特爾展示了業界首款510毫米×515毫米、24層玻璃芯面板，該面板采用全銅填充的玻璃通孔（TGV）、兩個嵌入式EMIB橋接器以及在TGV之間共生的光波導。這款大型原型在英特爾展位展出。它采用現有的有機基板生產線制造，而單個單元在熱沖擊測試后未出現SeWaRe現象。

作為 OSAT 采用者，Amkor 和 STATS ChipPAC 測量發現，與有機參考材料相比，采用更薄的玻璃芯后，基板級翹曲降低了 30-40%，但組裝缺陷和 TGV 填充問題表明該工藝仍不成熟。

玻璃技術正在取得實質性進展，但今年的數據仍然支持制造業發展，而不是大規模應用。

四、RDL縮放

最后，即使封裝尺寸不斷增大，RDL L/S 也持續縮小。主要驅動因素是 UCIe 3.0，它支持未來 ASIC 到 ASIC 和 ASIC 到 HBM 鏈路高達 64 GT/s 的速度。隨著有機中介層尺寸和密度的增加，這些高速芯片間互連對信號完整性提出了更高的要求。

該路線圖已從2015年左右的10/10微米線/間距發展到如今的2/2微米，而1/1微米正成為下一個目標。邁向亞微米時代需要對RDL布線架構和制造工藝進行重大變革。工藝正從半增材電鍍轉向用于2微米以下銅的鑲嵌工藝，其中CMP平坦化和低收縮率介質成為關鍵的調控步驟。

Resonac公司采用聚合物鑲嵌工藝和面板化學機械拋光（CMP）技術，在320 mm × 320 mm的玻璃面板上形成2/2 μm的線間距，其中包括四層通孔溝槽結構。imec和富士膠片公司在300 mm晶圓上將鑲嵌工藝的線間距提升至1/1 μm。Ushio公司在18個光罩的范圍內實現了1.5/1.5 μm的線間距，無需拼接，16次曝光即可覆蓋整個510 mm × 515 mm的面板。住友電木公司和佐治亞理工學院展示了一種完全亞胺化的液態介質，在相對較低的200 °C溫度下固化收縮率僅為4%，并實現了精細的2/2 μm線間距。

作為最先進的RDL制造商，臺積電還與GUC合作，展示了其在8層RDL擴展方面的工作，這被認為是CoWoS-R平臺近期的極限。GUC演示了一種基于STCO的設計和驗證流程，用于集成在臺積電N3工藝制造的64位UCIe-A接口，并將其集成到8層CoWoS-R RDL上。

其 STCO 框架采用地-信號-地交錯傳輸線來控制串擾和偏移，而仿真結果表明，C4 側 IPD 提供局部解耦并減少芯片微凸塊處的電壓波動。

該設計目標吞吐量為 16-36 GT/s，采用 64 位、10 列 UCIe-A 接口，凸點間距為 45 μm。信號走線以 2/2 μm 的間距跨越六層，第七層用于供電。測試芯片在 32 GT/s 吞吐量下測得的片上眼圖寬度為 0.77 UI，而仿真結果顯示，在 36 GT/s 吞吐量下，眼圖寬度為 0.74 UI。結果表明，有機中介層能夠滿足異構芯片組系統的信號和電源完整性要求。

五、堆疊式內存

三星展示了一種完全避免使用硅通孔（TSV）的DRAM堆疊方案。垂直銅柱堆疊（VCS）通過嵌入封裝化合物中的間距小于56微米、寬度小于30微米的高縱橫比銅柱連接四個堆疊的內存芯片，而非通過硅蝕刻通孔，同時還用RDL取代了封裝基板。與傳統的引線鍵合堆疊相比，縮短互連線使功耗降低了41%，在相同速度下從0.646瓦降至0.384瓦。三星還報告稱，該方案提高了信號傳輸性能，最大數據速率從8.6 Gb/s提升至11.8 Gb/s，而功耗僅增加了8%。

該器件的外形尺寸也得到了顯著提升，封裝高度和占地面積均減少了 40%，而帶寬提升了 2.6 倍，I/O 數量提升了 6 倍。盡管三星目前專注于智能手機等移動平臺，但這種方法對于高功耗工作負載也同樣具有應用前景。我們相信，VCS 及類似技術能夠幫助未來的 AI 加速器在更低的功耗和更小的占地面積下實現更高的帶寬，同時還能支持服務器 CPU 所需的高密度內存模塊，例如 SOCAMM。

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

責任編輯 | 汪鵬