華為何庭波，發(fā)表“韜定律”V2論文

芯東西（公眾號(hào)：aichip001）
作者 ZeR0
編輯 漠影

芯東西7月6日?qǐng)?bào)道，7月3日，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波的署名論文《多層電子系統(tǒng)的時(shí)間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》（“韜定律”V2修訂版）在中科院科技論文預(yù)發(fā)布平臺(tái)ChinaXiv上公開(kāi)發(fā)表。

此前，何庭波曾于5月25日在國(guó)際電路系統(tǒng)研討會(huì)ISCAS 2026上提出指導(dǎo)半導(dǎo)體產(chǎn)業(yè)發(fā)展的新原則“韜（τ）定律”，同日在ChinaXiv上發(fā)表相關(guān)論文。（剛剛，華為何庭波發(fā)表署名芯片論文，全文來(lái)了）

與初版論文相比，V2版論文將章節(jié)從7節(jié)調(diào)整為8節(jié)，對(duì)部分?jǐn)?shù)據(jù)表述進(jìn)行了修正，比如：將SoC性能核“功耗效率提升41%”改為“等效性能下功耗降低41%”，并新增表1給出實(shí)測(cè)條件；對(duì)頻率提升13%補(bǔ)充了測(cè)試條件——室溫環(huán)境、1.1V供電電壓；將α縮微因子從“量產(chǎn)經(jīng)驗(yàn)表明”改為“我們預(yù)計(jì)未來(lái)十年”。

V2還新增了部分技術(shù)內(nèi)容，包括gear ratio理論框架、順序3D集成討論、熱管理等論述，并補(bǔ)充了關(guān)鍵詞、通訊作者郵箱等論文規(guī)范要素以及更多的參考文獻(xiàn)。

論文編譯全文如下：

摘要

六十年來(lái)，摩爾定律的幾何縮微驅(qū)動(dòng)著半導(dǎo)體產(chǎn)業(yè)的進(jìn)步。這一產(chǎn)業(yè)契約已不再成立：純粹的尺寸微縮所帶來(lái)的回報(bào)趨于平緩，前沿芯片設(shè)計(jì)預(yù)算已超過(guò)十億美元，最先進(jìn)制程節(jié)點(diǎn)的每晶體管成本不再下降。

本文提出一種后繼的縮微原則——τ縮微（tau scaling）——以時(shí)間本身而非晶體管面積作為衡量進(jìn)步的首要指標(biāo)，將單一的特征時(shí)間常數(shù)τ作為橫跨十二個(gè)數(shù)量級(jí)（從晶體管的開(kāi)關(guān)切換到數(shù)據(jù)中心工作負(fù)載）的統(tǒng)一優(yōu)化目標(biāo)。

文中展示了兩項(xiàng)量產(chǎn)級(jí)驗(yàn)證。

在移動(dòng)SoC上，邏輯折疊（LogicFolding）——一種將數(shù)字、模擬和存儲(chǔ)電路分配到垂直堆疊有源層中的方法論——在固定器件節(jié)點(diǎn)下實(shí)現(xiàn)了55%的晶體管密度階躍提升，以及在等效性能下41%的功耗降低。

在A(yíng)I系統(tǒng)上，由內(nèi)存語(yǔ)義Unified Bus互連架構(gòu)、近封裝Hi-ONE光學(xué)I/O以及邊緣到表面的3D Folding協(xié)同設(shè)計(jì)的系統(tǒng)堆棧，預(yù)計(jì)到2035年硬件集成度將增長(zhǎng)100倍以上。

更深層的主張是方法論層面的：τ縮微是自Dennard以來(lái)第一個(gè)在整個(gè)計(jì)算堆棧中建立共享優(yōu)化目標(biāo)的縮微原則。

關(guān)鍵詞 τ縮微，LogicFolding，gear ratio，晶圓對(duì)晶圓混合鍵合，Unified Bus，Hi-ONE

* 通訊作者（郵箱：hetb@huawei.com）

一、引言

自1960年代中期以來(lái)，半導(dǎo)體產(chǎn)業(yè)一直以納米為單位衡量進(jìn)步。每十八個(gè)月，晶體管縮小，頻率提升，每個(gè)邏輯門(mén)的成本下降。摩爾定律既是經(jīng)驗(yàn)觀(guān)察，也幫助建立了支撐整個(gè)計(jì)算堆棧的產(chǎn)業(yè)契約。這一產(chǎn)業(yè)契約已不再成立。

在7nm節(jié)點(diǎn)之后，幾何縮微已無(wú)法帶來(lái)其歷史上的紅利。光刻設(shè)備正在接近圖案化的物理極限，EUV設(shè)備折舊主導(dǎo)了晶圓成本，每晶體管價(jià)格曲線(xiàn)已趨于平緩——在某些情況下甚至出現(xiàn)了逆轉(zhuǎn)。對(duì)于那些難以獲取最先進(jìn)光刻設(shè)備的機(jī)構(gòu)而言，這一約束來(lái)得更早、影響也更為嚴(yán)峻。

因此，產(chǎn)業(yè)面臨的核心問(wèn)題已經(jīng)改變。它不再是“晶體管還能縮小多少？”而是“應(yīng)該微縮什么，以及針對(duì)什么目標(biāo)？”

在過(guò)去六年中，本文作者所在的華為半導(dǎo)體團(tuán)隊(duì)在移動(dòng)SoC、AI加速器、系統(tǒng)互連架構(gòu)和封裝領(lǐng)域以硅片為實(shí)證對(duì)這一問(wèn)題進(jìn)行了深入研究。

結(jié)論是：答案不在于另一個(gè)制程節(jié)點(diǎn)，也不在于另一種晶體管架構(gòu)，而在于改變首要優(yōu)化目標(biāo)本身。

本文主張，未來(lái)十年電子系統(tǒng)的演進(jìn)應(yīng)由時(shí)間微縮（time scaling）——即在堆棧每一層系統(tǒng)性地縮減單一特征時(shí)間常數(shù)τ，從皮秒級(jí)的晶體管切換到秒級(jí)的數(shù)據(jù)中心工作負(fù)載響應(yīng)——來(lái)引導(dǎo)，而非幾何微縮。

τ縮微的論據(jù)將在下文中以科學(xué)方法論和產(chǎn)業(yè)路線(xiàn)圖兩個(gè)維度展開(kāi)，其經(jīng)驗(yàn)基礎(chǔ)來(lái)自2020年5月至2026年5月期間量產(chǎn)的381顆芯片。

二、幾何時(shí)代的終結(jié)

在其大部分歷史中，半導(dǎo)體產(chǎn)業(yè)只有一件事要做：把晶體管做得更小。戈登·摩爾（Gordon Moore）在1965年的觀(guān)察——晶體管密度大約每?jī)赡攴环谑旰笥闪_伯特·登納德（Robert Dennard）的微縮理論所補(bǔ)充，后者確立了電壓和尺寸的等比縮小可以維持恒定電場(chǎng)[1, 2]。

幾何微縮與登納德微縮共同在近五十年間帶來(lái)了性能功耗比和性能成本比的指數(shù)級(jí)提升。

這一格局分兩個(gè)階段瓦解。

約2005年，登納德微縮率先失效：電壓不再隨特征尺寸等比縮小，暗硅（dark silicon）時(shí)代開(kāi)始。

幾何微縮持續(xù)了更長(zhǎng)時(shí)間，依靠FinFET以及隨后的全環(huán)柵極（GAA）器件架構(gòu)得以延續(xù)。然而，在7nm之后，純尺寸微縮的回報(bào)趨于平緩。

原因已有充分記錄：速度飽和效應(yīng)使本征延遲對(duì)溝道長(zhǎng)度的依賴(lài)從二次方降為線(xiàn)性；局部互連的寄生電阻和電容日益主導(dǎo)標(biāo)準(zhǔn)單元的延遲預(yù)算；掩模成本、EUV折舊和設(shè)計(jì)規(guī)則復(fù)雜性已將2nm節(jié)點(diǎn)的前沿芯片設(shè)計(jì)預(yù)算推至超過(guò)十億美元[3-8]。

經(jīng)濟(jì)后果同樣不可回避。在先進(jìn)節(jié)點(diǎn)上，每晶體管成本已趨于平緩，而在最前沿，成本正在上升。過(guò)去五十年所依賴(lài)的產(chǎn)業(yè)契約——每一代以更低成本獲得更多晶體管——已不再成立。

對(duì)于華為半導(dǎo)體而言，這一轉(zhuǎn)變伴隨著一個(gè)額外的約束：獲取最先進(jìn)光刻設(shè)備的渠道受限。

假定另一個(gè)制程節(jié)點(diǎn)能解決問(wèn)題已不再可行。六年前，幾何路線(xiàn)圖遭遇了瓶頸，迫使我們直面一個(gè)更根本的問(wèn)題——回顧來(lái)看，這是整個(gè)行業(yè)終將不得不面對(duì)的問(wèn)題。

三、時(shí)間，而非空間：摩爾時(shí)代的真正貨幣

若還原到對(duì)終端用戶(hù)的本質(zhì)影響，摩爾定律從根本上從來(lái)不關(guān)乎幾何尺寸。

更小的晶體管之所以能提升系統(tǒng)性能，是因?yàn)樗鼈兦袚Q更快。

更密集的互連之所以能提升性能，是因?yàn)樾盘?hào)傳輸距離更短。

更高的集成度之所以能提升性能，是因?yàn)閿?shù)據(jù)跨越的邊界更少。

每一代技術(shù)本質(zhì)上帶來(lái)的是時(shí)間的微縮——在器件層面從皮秒到納秒，在芯片層面從納秒到微秒，在系統(tǒng)層面從微秒到秒。空間微縮不過(guò)是壓縮時(shí)間的工具。

一旦認(rèn)識(shí)到這一點(diǎn)，一個(gè)顯而易見(jiàn)的重新框定便呈現(xiàn)出來(lái)。時(shí)間本身應(yīng)被采納為首要指標(biāo)。

在堆棧的每一層——晶體管、電路、芯片和系統(tǒng)——都可以定義一個(gè)特征時(shí)間常數(shù)τ，并將其微縮作為統(tǒng)一優(yōu)化目標(biāo)。幾何微縮由此成為縮微τ的眾多技術(shù)手段之一，而不再是唯一的手段。

這一原則被稱(chēng)為τ縮微，在此作為幾何摩爾微縮的后繼者提出，以引導(dǎo)半導(dǎo)體演進(jìn)。

形式上，τ被視為一個(gè)分層構(gòu)造，可以分解為：

τ = f(τ_transistor, τ_circuit, τ_chip, τ_system),

其中τ_transistor、τ_circuit、τ_chip和τ_system分別代表晶體管、電路、芯片和系統(tǒng)層的時(shí)間常數(shù)。每一層的τ由其下層的τ以及該層引入的組織和通信開(kāi)銷(xiāo)共同構(gòu)成。如圖1所示，τ的工作空間跨越約十二個(gè)數(shù)量級(jí)的時(shí)間（皮秒到秒）以及相當(dāng)范圍的空間（納米到千米）。在每一層，都有不同的機(jī)制可用于縮微τ：

晶體管層：本征開(kāi)關(guān)延遲，通過(guò)遷移率增強(qiáng)、應(yīng)變工程、高κ/金屬柵極和GAA架構(gòu)來(lái)解決，并且越來(lái)越多地通過(guò)降低局部互連的寄生R和C來(lái)解決——后者目前已超過(guò)本征渡越時(shí)間數(shù)倍[6, 7]。

電路層：信號(hào)路徑上的RC傳播延遲，通過(guò)更低電阻率的導(dǎo)體、低κ介質(zhì)來(lái)解決，而最具影響力的手段是通過(guò)垂直集成縮短布線(xiàn)長(zhǎng)度[9, 10]。

芯片層：計(jì)算和存儲(chǔ)訪(fǎng)問(wèn)延遲，通過(guò)架構(gòu)選擇、流水線(xiàn)深度、存儲(chǔ)層次結(jié)構(gòu)和片上互連架構(gòu)來(lái)解決[11]。

系統(tǒng)層：端到端消息傳遞和同步時(shí)間，通過(guò)互連拓?fù)洹f(xié)議棧和互連架構(gòu)設(shè)計(jì)來(lái)解決[12]。

▲圖1： τ微的工作空間在時(shí)間和空間兩個(gè)維度上均跨越12個(gè)數(shù)量級(jí)，并劃分為四個(gè)層次：晶體管、電路、芯片和系統(tǒng)。

從這一分層公式中得出一條有用的代際規(guī)則：

τ_(n+1) = τ_n / α,

其中下標(biāo)n和n+1分別表示當(dāng)前代和后續(xù)代。鑒于不同行業(yè)部門(mén)的市場(chǎng)壓力和優(yōu)化優(yōu)先級(jí)各不相同，我們提出，年度縮微因子是應(yīng)用特定的，而非通用的。不同行業(yè)部門(mén)因其獨(dú)特的應(yīng)用約束而需要不同的加速因子。

我們預(yù)計(jì)未來(lái)十年的年度縮微因子對(duì)于受功耗和熱預(yù)算約束的移動(dòng)設(shè)備約為1.3，對(duì)于需要安全關(guān)鍵實(shí)時(shí)響應(yīng)的自動(dòng)駕駛系統(tǒng)約為1.5，而對(duì)于吞吐量直接轉(zhuǎn)化為經(jīng)濟(jì)價(jià)值的人工智能（AI）token生成可高達(dá)10。

使τ成為一個(gè)有用的首要指標(biāo)——而非既有指標(biāo)的換標(biāo)——的關(guān)鍵在于，它是跨越整個(gè)堆棧的同一個(gè)指標(biāo)。頻率、延遲、帶寬和吞吐量在各自層面都受τ支配。工藝技術(shù)人員、電路設(shè)計(jì)師和系統(tǒng)架構(gòu)師可以用相同的單位討論同一個(gè)量。

τ是使端到端堆棧協(xié)同優(yōu)化成為可能的語(yǔ)言——而各層獨(dú)立優(yōu)化、時(shí)序只是殘差的時(shí)代已經(jīng)結(jié)束。

四、LogicFolding：移動(dòng)SoC的驗(yàn)證

τ縮微的首個(gè)量產(chǎn)級(jí)驗(yàn)證在移動(dòng)領(lǐng)域完成。

智能手機(jī)SoC是一種特殊情況，一顆芯片即構(gòu)成整個(gè)系統(tǒng)。多插槽并行不可用；沒(méi)有千節(jié)點(diǎn)互連架構(gòu)可以掩蓋慢速鏈路。用戶(hù)感受到的所有性能都來(lái)自單顆芯片，在幾瓦的功耗包絡(luò)下，受限于手持設(shè)備形態(tài)的熱設(shè)計(jì)約束。

2020年之后，當(dāng)通往前沿制程節(jié)點(diǎn)的路徑受限時(shí)，面臨的實(shí)際問(wèn)題變成了：在固定的制程節(jié)點(diǎn)上，如何在單顆芯片上持續(xù)交付代際性能提升？

由此誕生的答案被稱(chēng)為邏輯折疊（LogicFolding）。

定義。LogicFolding是一種設(shè)計(jì)方法論，將數(shù)字、模擬和存儲(chǔ)電路分配到垂直堆疊的有源層中，遵循時(shí)間微縮原則聯(lián)合優(yōu)化性能、功耗和面積（圖2）。

數(shù)字電路分為組合邏輯——寄存器之間的布爾網(wǎng)絡(luò)——和時(shí)序邏輯——保持狀態(tài)的觸發(fā)器。數(shù)字系統(tǒng)的性能上限由相鄰觸發(fā)器級(jí)之間的關(guān)鍵路徑延遲決定，而后者主要由該路徑上的互連RC和門(mén)數(shù)主導(dǎo)。傳統(tǒng)優(yōu)化將門(mén)放置在一個(gè)平面上，并通過(guò)上方的金屬層布線(xiàn)；布線(xiàn)越長(zhǎng)，寄生RC越大，關(guān)鍵路徑越慢。

LogicFolding摧棄了平面假設(shè)。關(guān)鍵路徑上的門(mén)分布在兩個(gè)（并最終更多個(gè)）垂直堆疊的有源層上，通過(guò)超細(xì)間距混合鍵合連接。從電路設(shè)計(jì)師的角度來(lái)看，兩個(gè)有源層表現(xiàn)為單一的連續(xù)布局基底，單元跨晶圓邊界分布，如同那是一個(gè)額外的金屬層。信號(hào)布線(xiàn)大幅縮短，寄生RC急劇降低，時(shí)鐘偏斜收緊，芯片在相同的器件節(jié)點(diǎn)下以更高的時(shí)鐘頻率運(yùn)行。

▲圖2：LogicFolding示意圖。

要充分實(shí)現(xiàn)LogicFolding的架構(gòu)優(yōu)勢(shì)，關(guān)鍵在于保持混合鍵合層與頂層金屬布線(xiàn)層之間較低的間距比（通常稱(chēng)為“gear ratio”）。當(dāng)垂直互連間距接近頂層金屬層的尺寸時(shí)，優(yōu)化目標(biāo)的性質(zhì)將發(fā)生根本性轉(zhuǎn)變。

歷史上，當(dāng)垂直互連間距遠(yuǎn)疏于頂層金屬間距時(shí)，設(shè)計(jì)空間從根本上受限于一個(gè)離散優(yōu)化問(wèn)題。設(shè)計(jì)者在宏觀(guān)層面手動(dòng)定義分割邊界，將整個(gè)功能模塊分配給特定裸片[13-18]。裸片間連接的粗粒度迫使采用離散的模塊分配方法，這在計(jì)算上可行，但并非全局最優(yōu)。

本文提出的LogicFolding被定位為一個(gè)連續(xù)優(yōu)化問(wèn)題，其中細(xì)粒度的垂直集成使設(shè)計(jì)空間能夠以遠(yuǎn)高于功能模塊的分辨率被探索，為跨垂直維度的電路全局協(xié)同優(yōu)化打開(kāi)了大門(mén)。

隨著鍵合焊盤(pán)間距的逐步縮小，垂直互連密度不斷提高，從電路連通性的角度看，晶圓之間實(shí)際上被拉得越來(lái)越近。這使得優(yōu)化空間從離散過(guò)渡到連續(xù)，需要使用先進(jìn)的自動(dòng)化設(shè)計(jì)工具。

值得注意的是，盡管順序3D集成（sequential 3D integration）通過(guò)逐層制造器件層，在理論上提供了最終極的器件或標(biāo)準(zhǔn)單元粒度，但它目前面臨重大的制造瓶頸[19-22]。

最關(guān)鍵的是，由于順序制造工藝固有的嚴(yán)格熱預(yù)算約束，下層器件極易發(fā)生性能退化。

作為一種商業(yè)上可行的實(shí)現(xiàn)方式，LogicFolding通過(guò)利用成熟的先進(jìn)晶圓對(duì)晶圓混合鍵合，實(shí)現(xiàn)了連續(xù)優(yōu)化所必需的低gear ratio。

在實(shí)踐中，LogicFolding要求gear ratio降至約3以下，更低的比率通常更好。以目前約720nm的頂層金屬間距計(jì)算，這意味著混合鍵合間距需低于2μm——理想情況下gear ratio約為1，此時(shí)鍵合界面處的籠式布線(xiàn)開(kāi)銷(xiāo)實(shí)際上消失。

實(shí)現(xiàn)這一間距，以及所需的對(duì)準(zhǔn)精度（<0.5μm）、TSV縮微（CD和KOZ低于1.5μm，間距低于6μm）和良率（通過(guò)智能冗余接近100%），需要在供應(yīng)商和合作伙伴生態(tài)系統(tǒng)中開(kāi)展多年的工藝開(kāi)發(fā)工作。

在麒麟2026（Kirin 2026）上測(cè)量的結(jié)果，在與2025年麒麟9030 Pro基準(zhǔn)對(duì)比時(shí)提供了具體的實(shí)證證據(jù)。

盡管兩者均采用同一成熟工藝節(jié)點(diǎn)制造，但基準(zhǔn)芯片采用傳統(tǒng)平面設(shè)計(jì)，而麒麟2026采用LogicFolding：

• 晶體管密度在單代之內(nèi)從155階躍提升至238MTr/mm2（晶體管密度按公式2/(CPP×cell height)計(jì)算；麒麟SoC設(shè)計(jì)的面積利用率為68%）——這一提升幅度此前需要三年的幾何微縮才能實(shí)現(xiàn)。
• 在室溫環(huán)境、1.1V供電電壓下，SoC性能核的最大時(shí)鐘頻率提升近13%。
• 一條跨上下兩層有源層構(gòu)建的高速全局片上網(wǎng)絡(luò)（Network-on-Chip）數(shù)據(jù)路徑，將數(shù)據(jù)通路面積縮減55%，同時(shí)改善了供電穩(wěn)定性。
• 一種后硅時(shí)鐘偏斜調(diào)整方案獨(dú)立貢獻(xiàn)了超過(guò)5%的SoC性能提升。
• 在SRAM上——其訪(fǎng)問(wèn)速度、每比特能耗和面積強(qiáng)烈依賴(lài)于位線(xiàn)和字線(xiàn)長(zhǎng)度——LogicFolding縮短了關(guān)鍵路徑，降低了每比特能耗，并將工作頻率提升了40%以上。
• 在一個(gè)代表性處理器核心上，雙層折疊架構(gòu)將時(shí)鐘緩沖器數(shù)量減少了50%以上，時(shí)鐘偏斜降低了25%，布線(xiàn)長(zhǎng)度縮短了約30%。

熱管理仍是LogicFolding架構(gòu)中的關(guān)鍵挑戰(zhàn)。為此，我們采用了熱感知的分割與布局規(guī)劃策略。

在設(shè)計(jì)階段，我們有意避免折疊高功耗電路，并從結(jié)構(gòu)上避免高功耗子系統(tǒng)的空間相鄰。

SoC性能核是我們?cè)敿?xì)評(píng)估的焦點(diǎn)。如表1所示，借助LogicFolding帶來(lái)的性能增益，麒麟2026降低供電電壓，以實(shí)現(xiàn)與麒麟9030 Pro的等效性能。因此，在這一等效性能目標(biāo)下的實(shí)測(cè)結(jié)果顯示，功耗降低41%，同時(shí)功率密度下降5.6%。

▲表1：麒麟2026與麒麟9030 Pro在等效性能下的功耗對(duì)比

這些增益是在固定的器件節(jié)點(diǎn)上實(shí)現(xiàn)的，不是通過(guò)新的光刻步驟，而是通過(guò)邏輯在三維空間分布的拓?fù)渲亟M。

麒麟2026中搭載的LogicFolding實(shí)現(xiàn)有意采取了保守策略。混合鍵合間距達(dá)到1.5μm；TSV著陸僅在頂層金屬下方推進(jìn)了一步；折疊僅選擇性地應(yīng)用于關(guān)鍵路徑，而非整個(gè)設(shè)計(jì)（圖3）。即便如此，CPU性能核心頻率今年回到了3.1GHz。

▲圖3：(a) 下一代麒麟SoC平臺(tái)示意圖；(b) 其鍵合界面的截面圖像。

在未來(lái)十年，LogicFolding預(yù)計(jì)將從局部關(guān)鍵路徑折疊演進(jìn)到全面、多層折疊——每個(gè)封裝三層、四層乃至更多有源層——這得益于更低溫度的混合鍵合（放寬跨層熱預(yù)算）以及TSV著陸從頂層金屬向下遷移至M6，后者將釋放超過(guò)30%的高層布線(xiàn)資源。

從2026年到2035年，晶體管密度預(yù)計(jì)將朝400MTr/mm2及以上邁進(jìn)。與此同時(shí)，LogicFolding使麒麟得以大幅提升CPU核心頻率，并為邁向4GHz及以上鋪平道路（見(jiàn)圖4和表2）。該路線(xiàn)圖可行，且在成本上具備經(jīng)濟(jì)可行性。

▲表2：麒麟CPU性能核心工作頻率趨勢(shì)

▲圖4. 未來(lái)麒麟產(chǎn)品的晶體管密度與性能核心頻率預(yù)測(cè)。

亮點(diǎn)——LogicFolding概覽

• 混合鍵合間距：低于2μm（麒麟2026中為1.5μm；目標(biāo)gear ratio≈1）
• 對(duì)準(zhǔn)精度：低于0.5μm
• TSV CD/KOZ：低于1.5μm；間距低于6μm；失效率<100 ppm；修復(fù)率99.9%
• 良率：通過(guò)智能冗余接近100%
• 晶體管密度：155 → 238MTr/mm2，單步實(shí)現(xiàn)
• 功耗效率/頻率增益（SoC性能核）：+41% / +13%
• SRAM工作頻率：提升40%以上
• 代表性核心的時(shí)鐘緩沖器數(shù)量/時(shí)鐘偏斜/布線(xiàn)長(zhǎng)度：?50% / ?25% / ?30%

一個(gè)自然的問(wèn)題是，在毫瓦級(jí)智能手機(jī)體制下發(fā)展起來(lái)的原則，是否能存活地轉(zhuǎn)化到AI訓(xùn)練和推理的吉瓦級(jí)體制中。

AI工作負(fù)載處于τ光譜的另一端：不是單顆芯片，而是數(shù)百甚至數(shù)千顆芯片如同一臺(tái)機(jī)器運(yùn)行，在過(guò)去十年中總計(jì)算量增長(zhǎng)了約六個(gè)數(shù)量級(jí)。

答案是肯定的——前提是τ被視為系統(tǒng)級(jí)目標(biāo)，并貫穿整個(gè)鏈路，而非局限于單個(gè)加速器內(nèi)部。

兩個(gè)事實(shí)塑造了τ論證的AI側(cè)面。

首先，AI系統(tǒng)在持續(xù)增長(zhǎng)——從一顆芯片，到數(shù)十顆，到數(shù)百顆，再到越來(lái)越多的數(shù)萬(wàn)顆[23, 24]。

其次，現(xiàn)代AI系統(tǒng)的能源預(yù)算和材料預(yù)算由數(shù)據(jù)而非計(jì)算主導(dǎo)[25-27]。大型AI集群中超過(guò)80%的能源被數(shù)據(jù)移動(dòng)消耗；超過(guò)70%的系統(tǒng)成本分配給數(shù)據(jù)存儲(chǔ)。直接的含義是：縮減數(shù)據(jù)在傳輸中花費(fèi)的時(shí)間——在芯片之間、機(jī)架之間和封裝內(nèi)部——至少與縮減計(jì)算所用時(shí)間同等重要。

τ縮微在A(yíng)I規(guī)模上通過(guò)三個(gè)協(xié)調(diào)層來(lái)實(shí)現(xiàn)：系統(tǒng)互連架構(gòu)（Unified Bus）、近封裝光學(xué)引擎（Hi-ONE）以及封裝本身的拓?fù)渲亟M（3D Folding）。

這種全堆棧方法系統(tǒng)性地壓縮分布式AI系統(tǒng)固有的系統(tǒng)τ。

具體而言，Unified Bus（UB）通過(guò)統(tǒng)一的內(nèi)存語(yǔ)義互連消除多層協(xié)議開(kāi)銷(xiāo)，大幅降低跨節(jié)點(diǎn)通信延遲。

Hi-ONE利用近封裝光學(xué)I/O直接壓縮物理傳輸延遲。

3D Folding通過(guò)將邊緣綁定資源重新布局到表面上，克服二次方與線(xiàn)性的縮微分岐，并最小化節(jié)點(diǎn)內(nèi)寄生RC。

總體而言，這一從電路到系統(tǒng)的優(yōu)化堆棧實(shí)現(xiàn)了τ縮微在A(yíng)I系統(tǒng)中的終極目標(biāo)：使大規(guī)模AI集群能夠作為單一邏輯實(shí)體協(xié)調(diào)運(yùn)行。

5.1 Unified Bus——τ優(yōu)先的系統(tǒng)互連架構(gòu)

傳統(tǒng)的多節(jié)點(diǎn)、多加速器架構(gòu)通過(guò)多層堆疊協(xié)議移動(dòng)數(shù)據(jù)：PCIe連接主機(jī)、NVLink或?qū)Ｓ谢ミB架構(gòu)連接機(jī)箱內(nèi)部、以太網(wǎng)或InfiniBand連接機(jī)箱之間，以及上層的軟件棧遠(yuǎn)程內(nèi)存訪(fǎng)問(wèn)。

每一層都需要協(xié)議轉(zhuǎn)換、額外的序列化、額外的DMA緩沖區(qū)和進(jìn)一步的握手。每次轉(zhuǎn)換都增加延遲、降低可靠性并產(chǎn)生額外成本。

Unified Bus（UB）以單一協(xié)議取代了這一堆棧——一種在機(jī)箱內(nèi)部和機(jī)箱之間運(yùn)行的全對(duì)等互連架構(gòu)，在整個(gè)系統(tǒng)中原生暴露內(nèi)存語(yǔ)義（圖5）。

數(shù)據(jù)移動(dòng)被簡(jiǎn)化為無(wú)需轉(zhuǎn)換的、對(duì)等的內(nèi)存語(yǔ)義層傳輸，以硬件管理的一致性取代軟件棧的消息傳遞。

測(cè)量到的收益約為兩個(gè)數(shù)量級(jí)：端到端遠(yuǎn)程訪(fǎng)問(wèn)延遲從TCP/IP類(lèi)堆棧典型的數(shù)十微秒降至約100ns——沿主要通信軸實(shí)現(xiàn)了約500倍的系統(tǒng)τ縮微[28-30]。

在機(jī)架規(guī)模上，這使系統(tǒng)漸近地接近于一臺(tái)單一的、互連架構(gòu)一致的機(jī)器——內(nèi)部稱(chēng)為System-as-One-Chip（系統(tǒng)即一片芯片）。

▲圖5： (a) Unified Bus（UB）原生支持內(nèi)存訪(fǎng)問(wèn)語(yǔ)義、消息傳遞和統(tǒng)一遠(yuǎn)程過(guò)程調(diào)用（uRPC）。這使得多樣化計(jì)算資源的無(wú)縫集成成為可能，在實(shí)現(xiàn)高帶寬和超低延遲的同時(shí)，促進(jìn)分布式系統(tǒng)中的高效資源池化；(b) 通過(guò)UB實(shí)現(xiàn)低開(kāi)銷(xiāo)內(nèi)存訪(fǎng)問(wèn)的示意圖。

5.2 Hi-ONE——封裝級(jí)光學(xué)I/O

一旦通信延遲被降低，下一個(gè)瓶頸便隨之轉(zhuǎn)移。在單個(gè)機(jī)架內(nèi)增加芯片密度將功率密度和可靠性推至極限——也將電氣SerDes推至極限。

在每顆AI芯片400Gb/s時(shí)，銅纜布線(xiàn)仍然成熟可靠。但在每顆芯片多Tb/s時(shí)，銅纜變得不切實(shí)際：SerDes傳輸距離受限，布纜變得體積過(guò)大，面板安裝變得不可行，熱和供電裕度被耗盡[31, 32]。

華為半導(dǎo)體開(kāi)發(fā)的方案是高密度光互連節(jié)點(diǎn)引擎Hi-ONE（High-density Optical-interconnect-Node Engine）——一種近封裝光學(xué)引擎，每模塊提供8 Tb/s的帶寬，在單根光鏈路上匹配一顆AI芯片的UB帶寬（圖6）。

它將所需的SerDes傳輸距離從約100cm縮短至約5cm，消除了笨重的布纜，并將傳輸距離從不到一米擴(kuò)展至100m——使分布式、吉瓦級(jí)數(shù)據(jù)中心的高密度互連在物理上成為可能。

Hi-ONE的設(shè)計(jì)哲學(xué)本身就是一個(gè)τ縮微論證。

Hi-ONE并未采用重型DSP來(lái)實(shí)現(xiàn)高信號(hào)保真度，而是采用了線(xiàn)性方案——模擬均衡增強(qiáng)的驅(qū)動(dòng)器和跨阻放大器——并允許UB協(xié)議容忍一個(gè)有意放寬的誤碼率。

協(xié)議層和物理層之間的這種跨層權(quán)衡降低了功耗、成本和集成復(fù)雜度，體現(xiàn)了τ優(yōu)先方法論所鼓勵(lì)的跨層優(yōu)化。

▲圖6：Hi-ONE芯片示意圖。

5.3 N2與N的困境，以及為何3D Folding不可避免

AI加速器不會(huì)止步于2.5D扇出封裝的最深層原因是幾何性的，值得明確闡述，因?yàn)樗鼪Q定了2030年后的路線(xiàn)圖。

在傳統(tǒng)的2.5D AI芯片中，邏輯裸片占據(jù)封裝中心，HBM堆疊和SerDes排列在其邊緣，電壓調(diào)節(jié)器圍繞封裝。每條存儲(chǔ)信號(hào)、每條互連信號(hào)以及每安培的供電電流都必須經(jīng)過(guò)裸片邊緣才能到達(dá)內(nèi)部的計(jì)算資源。如果裸片的邊長(zhǎng)為N，則：

• 計(jì)算能力按N2（面積）縮微，
• 但存儲(chǔ)帶寬、互連和供電——全部通過(guò)2.5D扇出沿邊緣傳輸——僅按N（周長(zhǎng)）縮微。

這條二次曲線(xiàn)與線(xiàn)性曲線(xiàn)之間不斷加大的差距構(gòu)成了扇出困境（fan-out dilemma），它解釋了2.5D縮微的停滯，且與底層邏輯節(jié)點(diǎn)多么激進(jìn)無(wú)關(guān)。沒(méi)有任何晶體管級(jí)改進(jìn)能彌補(bǔ)拓?fù)淙毕荨?/p>

3D Folding通過(guò)將邊緣綁定的資源重新布局到表面上來(lái)解決這一困境。供電（通過(guò)背面供電和集成電壓調(diào)節(jié)器）、高速存儲(chǔ)（通過(guò)混合鍵合連接邏輯）和光學(xué)I/O（通過(guò)近封裝Hi-ONE）全部從周長(zhǎng)遷移到垂直表面——一旦位于表面，它們便按N2縮微，與計(jì)算的二次增長(zhǎng)步調(diào)一致。

封裝不再是由存儲(chǔ)和SerDes周長(zhǎng)帶圍繞的邏輯裸片；它成為一個(gè)垂直集成堆疊，其中存儲(chǔ)、互連架構(gòu)、供電和邏輯共同縮微。

路線(xiàn)圖將這一演進(jìn)置于明確的時(shí)間線(xiàn)上。直到約2030年，AI加速器（昇騰SuperPoD產(chǎn)品線(xiàn)——2025年的昇騰910C、2026年的昇騰950，以及隨后的990）依靠成熟技術(shù)的組合：Chiplet、2.5D扇出和通過(guò)微凸塊及標(biāo)準(zhǔn)間距混合鍵合的3D堆疊。

約2030年，昇騰990將把LogicFolding引入AI加速器類(lèi)別，從那時(shí)起3D Folding成為2035年前α的主要載體。

沿此路徑，到2035年硬件集成度預(yù)計(jì)將增長(zhǎng)100倍以上，τ縮微分布在堆棧的每一層，而非集中在器件層面。

亮點(diǎn)——AI系統(tǒng)規(guī)模上的τ

• UB遠(yuǎn)程訪(fǎng)問(wèn)延遲：約數(shù)十μs → 約100ns（≈500倍τ縮微）
• Hi-ONE每模塊帶寬：8 Tb/s（匹配每芯片UB帶寬）
• Hi-ONE SerDes傳輸距離：約100cm → 約5cm；面板間傳輸距離：<1m → 100m
• 扇出困境：計(jì)算 ∝ N2，周長(zhǎng)綁定的帶寬/I/O/供電 ∝ N
• 3D Folding：將帶寬、光學(xué)I/O和供電從邊緣重新布局到表面，恢復(fù)N2對(duì)等
• 2026 → 2035年預(yù)計(jì)硬件集成度增長(zhǎng)：>100×

τ縮微的一個(gè)含義值得單獨(dú)討論，因?yàn)槠浜蠊仁羌夹g(shù)性的也是產(chǎn)業(yè)性的。

在8086時(shí)代，行業(yè)通過(guò)標(biāo)準(zhǔn)化的存儲(chǔ)總線(xiàn)有意將處理器和存儲(chǔ)解耦。這種解耦使兩個(gè)行業(yè)得以獨(dú)立縮微：處理器性能沿摩爾曲線(xiàn)快速推進(jìn)，而存儲(chǔ)廠(chǎng)商則在其旁發(fā)展出一個(gè)巨大的獨(dú)立市場(chǎng)。

AI時(shí)代正在逆轉(zhuǎn)這種解耦。計(jì)算密度的持續(xù)擴(kuò)大正在將存儲(chǔ)帶寬、延遲、功耗和封裝推至其極限。HBM、混合鍵合和3D堆疊SRAM是一個(gè)單一底層事實(shí)的癥狀：對(duì)于現(xiàn)代AI工作負(fù)載，數(shù)據(jù)移動(dòng)與計(jì)算本身同樣關(guān)鍵，邏輯和存儲(chǔ)正再次被推向緊密的物理集成。隨著它們的融合，供應(yīng)鏈中的影響力天平正在向存儲(chǔ)和封裝廠(chǎng)商傾斜。

技術(shù)方向是明確的，但經(jīng)濟(jì)上的解決方案尚未落定。

AI硬件時(shí)代的持久成功將屬于那些能夠在技術(shù)上融合邏輯與存儲(chǔ)，并建立一種經(jīng)濟(jì)伙伴關(guān)系——使兩個(gè)行業(yè)在長(zhǎng)期內(nèi)共享融合收益的企業(yè)。

這不僅僅是一個(gè)研究問(wèn)題；這是行業(yè)在未來(lái)十年需要解決的結(jié)構(gòu)性問(wèn)題。通過(guò)使每一層分離的跨層成本變得可見(jiàn)，τ縮微確保了這一問(wèn)題不能被推遲。

七、開(kāi)放挑戰(zhàn)

將τ縮微呈現(xiàn)為一個(gè)完成的體系是有誤導(dǎo)性的。若干實(shí)質(zhì)性問(wèn)題仍然懸而未決，在此一并指出，既為突出正在進(jìn)行的工作，也為邀請(qǐng)合作。

工具鏈與方法論。

當(dāng)今的EDA是為一個(gè)面積、時(shí)序和功耗沿三個(gè)獨(dú)立軸優(yōu)化、系統(tǒng)τ僅作為殘差出現(xiàn)的時(shí)代而開(kāi)發(fā)的。

全面的LogicFolding要求工具鏈將多個(gè)堆疊裸片視為單一的連續(xù)設(shè)計(jì)實(shí)體——以單元粒度而非模塊粒度進(jìn)行邏輯分割，在統(tǒng)一的成本函數(shù)下跨整個(gè)體積進(jìn)行布局，并在裸片間路徑上執(zhí)行時(shí)序收斂，而在這些路徑中，垂直互連寄生參數(shù)、KOZ排斥區(qū)和晶圓間工藝偏差以傳統(tǒng)2D訓(xùn)練的工具無(wú)法充分應(yīng)對(duì)的方式相互作用。

初步的內(nèi)部工具已經(jīng)開(kāi)發(fā)并產(chǎn)出了有用的結(jié)果，方法論細(xì)節(jié)將在未來(lái)數(shù)月發(fā)布。一條τ原生的工具鏈——開(kāi)放的、多物理場(chǎng)的、3D原生的——是未來(lái)十年最重要的賦能投資。

晶圓間工藝偏差。

LogicFolding鍵合來(lái)自可能不同批次——在某些情況下甚至不同節(jié)點(diǎn)——的晶圓。Vth、驅(qū)動(dòng)電流和互連RC的晶圓間偏差遠(yuǎn)大于晶圓內(nèi)偏差，且最嚴(yán)重地影響時(shí)鐘分配和保持時(shí)間裕度。

智能冗余、自適應(yīng)補(bǔ)償和τ感知的簽核流程是應(yīng)對(duì)這一挑戰(zhàn)的必要組成部分。

垂直互連開(kāi)銷(xiāo)。

每個(gè)混合鍵合和每個(gè)TSV都會(huì)產(chǎn)生有限的電阻和電容懲罰，而TSV的KOZ會(huì)排斥標(biāo)準(zhǔn)單元。因此，LogicFolding必須通過(guò)以下簡(jiǎn)單不等式逐層證明其合理性：

τ_Before (existing signal + wire length reduction) > τ_After (vertical interconnect RC).

對(duì)于移動(dòng)端的關(guān)鍵路徑和存儲(chǔ)，這一閾值已經(jīng)被跨越；該閾值與工作負(fù)載相關(guān)，且隨著鍵合間距的縮小，邊界將持續(xù)移動(dòng)。

能量。

τ是時(shí)間法則，不是焦耳法則。一個(gè)運(yùn)行速度快10倍但功耗也高10倍的超級(jí)節(jié)點(diǎn)不違反任何縮微原則，卻超出了電網(wǎng)容量。

因此，τ縮微需要一個(gè)能量伴侶：消除堆棧開(kāi)銷(xiāo)的內(nèi)存語(yǔ)義互連架構(gòu)、將每比特皮焦耗能降低數(shù)個(gè)數(shù)量級(jí)的近封裝/共封裝光學(xué)器件、背面供電、存內(nèi)/近存計(jì)算，以及將τ裕度換回功耗的審慎實(shí)踐（數(shù)據(jù)中心規(guī)模的DVFS——與實(shí)現(xiàn)智能手機(jī)電池續(xù)航的機(jī)制相同）。

重要的是，τ裕度本身在朝該方向分配時(shí)就提供了能量裕度。

基準(zhǔn)測(cè)試。

行業(yè)當(dāng)前的性能基準(zhǔn)——Linpack、MLPerf、SPEC——是為每個(gè)工作負(fù)載一個(gè)標(biāo)量即可滿(mǎn)足需求的時(shí)代設(shè)計(jì)的。

τ縮微的行業(yè)需要τ剖面基準(zhǔn)——暴露系統(tǒng)每一層的主導(dǎo)τ以及該層剩余裕度的向量。主導(dǎo)τ層，根據(jù)定義，就是下一個(gè)投資方向。

八、六年回顧，十年展望

2020年5月至2026年5月期間，華為半導(dǎo)體設(shè)計(jì)并量產(chǎn)了381顆芯片，服務(wù)于移動(dòng)、AI、汽車(chē)、工業(yè)和基礎(chǔ)設(shè)施市場(chǎng)。在整個(gè)產(chǎn)品組合中，τ縮微論點(diǎn)經(jīng)受住了考驗(yàn)：

• 在器件和電路層，晶體管密度已從155向400+MTr/mm2（到2031年）提升。
• 在芯片層，LogicFolding在前沿移動(dòng)SoC上已經(jīng)證明，關(guān)鍵路徑頻率、功耗效率和密度可以在固定的器件節(jié)點(diǎn)上持續(xù)提升。
• 在系統(tǒng)層，Unified Bus和Hi-ONE已經(jīng)證明，數(shù)百微秒的通信τ可以被壓縮至數(shù)百納秒，多機(jī)架AI集群可以表現(xiàn)為單一的一致性機(jī)器。
• 展望未來(lái)，CPU性能核心頻率預(yù)計(jì)到2029年將邁向4GHz及以上，麒麟SoC效率預(yù)計(jì)在三到五年內(nèi)在典型使用下將提升1倍以上，AI硬件集成度預(yù)計(jì)到2035年將增長(zhǎng)100倍以上。

超越任何單一產(chǎn)品的更深層主張是方法論層面的。

τ縮微是自登納德以來(lái)第一個(gè)為整個(gè)堆棧提供共享優(yōu)化目標(biāo)的縮微原則。它向工藝技術(shù)人員、電路設(shè)計(jì)師、架構(gòu)師、系統(tǒng)工程師和軟件團(tuán)隊(duì)發(fā)出信號(hào)：這些群體現(xiàn)在正在以相同的單位優(yōu)化相同的量，任何單層的改進(jìn)必須傳導(dǎo)至系統(tǒng)τ才算有效。

它也向行業(yè)戰(zhàn)略家和資本配置者表明，下一筆投資應(yīng)跟隨τ而非節(jié)點(diǎn)——競(jìng)爭(zhēng)性的性能不再要求常駐在光刻技術(shù)的最前沿，而封裝、存儲(chǔ)帶寬和互連架構(gòu)設(shè)計(jì)現(xiàn)在承載著此前僅由前沿邏輯節(jié)點(diǎn)所擁有的戰(zhàn)略權(quán)重。

對(duì)于在成長(zhǎng)過(guò)程中將“摩爾定律”等同于“進(jìn)步”的一代工程師而言，這是一個(gè)困難的轉(zhuǎn)變。

幾何時(shí)代事實(shí)上已經(jīng)結(jié)束；否認(rèn)這一事實(shí)不是可行的策略。通過(guò)微縮實(shí)現(xiàn)加速的時(shí)代正在讓位于通過(guò)多層電子系統(tǒng)的τ優(yōu)化實(shí)現(xiàn)加速的時(shí)代——而在未來(lái)六到十年中以τ為首要目標(biāo)的公司、研究團(tuán)體和生態(tài)系統(tǒng)，將決定此后十年計(jì)算的面貌。

未來(lái)十年的工作范圍已經(jīng)劃定。許多開(kāi)放問(wèn)題仍然存在，沒(méi)有任何單一組織可以獨(dú)自解決——工具鏈、標(biāo)準(zhǔn)、基準(zhǔn)、器件物理和經(jīng)濟(jì)模型都需要超越任何單一公司的貢獻(xiàn)。

因此，本文既是一份來(lái)自前線(xiàn)的報(bào)告，也是一份邀請(qǐng)。

前方的路線(xiàn)圖要求苛刻，但方向是明確的。

作者

何庭波領(lǐng)導(dǎo)華為半導(dǎo)體業(yè)務(wù)。她所帶領(lǐng)的團(tuán)隊(duì)在2020年至2026年間設(shè)計(jì)并量產(chǎn)了381顆芯片，覆蓋移動(dòng)、AI、汽車(chē)和基礎(chǔ)設(shè)施市場(chǎng)，并且是τ縮微方法論以及本文所述LogicFolding、Unified Bus和Hi-ONE技術(shù)的來(lái)源。

致謝

本文汲取了華為半導(dǎo)體及其晶圓代工、設(shè)備、EDA和系統(tǒng)合作伙伴生態(tài)系統(tǒng)中數(shù)千名工程師六年工作的成果。作者感謝那些以耐心使這項(xiàng)工作成為可能的客戶(hù)。

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