甘肅
沒想到39天后，原本預計要等到9月配合新一代芯片預熱才會放出的韜定律V2，居然在這個節點提前亮了家底。
最震撼的數字只有一個：當前基于韜定律優化的芯片，晶體管密度已經做到了238，距離臺積電3nm工藝250到290的主流水平，只差一步之遙。
如果說最初發布的V1版本是拋出理論、指明方向，更像一份面向全行業的路線圖；那這次的V2就是實打實的用具體數據把之前的猜想一一落地。
換句話說，在沒有EUV光刻機、無法走傳統幾何縮微路線的前提下，華為靠架構和系統層面的邏輯折疊，把成熟制程平臺的芯片做到了接近頂尖先進制程的晶體管密度。這件事的沖擊力，遠比單純的參數提升要大得多。
最開始聽到韜定律的時候，心里多少都打個問號。畢竟摩爾定律走了半個多世紀，全行業都默認了要提升性能就得把晶體管越做越小，靠電路結構優化能有多大提升？不會是換個概念的包裝吧？但V2的數據一出來，這些質疑就站不住腳了。它不是靠文字游戲堆出來的紙面性能，是從器件、電路到芯片全層級協同優化出來的硬結果。
打個最通俗的比方，大家都在比誰的磚頭砌得更小，能在一塊地上蓋更多平房；華為直接玩起了立體設計，靠更合理的空間布局和信號優化，同樣的占地面積，能塞進去的晶體管數量，已經摸到了人家3nm工藝的門檻。而且并不是實驗室里的樣品數據，是要落地到量產消費級芯片上的。
今年秋天要發布的新一代麒麟芯片，基本就會首次搭載這套邏輯折疊技術。
也就是說，再過兩三個月，我們拿到手的量產手機里，就藏著這套不靠EUV也能逼近先進制程水平的技術。從提出理論到量產落地，華為只用了一年多時間，這個推進速度，遠超行業的普遍預期。
之前褚君浩院士說，韜定律加自研EUV會形成1+1大于2的效果，現在看來，光是韜定律這條線的進展，就已經超出了很多人的預期。
照這個節奏走下去，2031年做到等效1.4nm的目標，真不是畫出來的大餅，是一步一步踩出來的方向。很多人總盯著股價、盯著資本反應，可這些扎扎實實的技術突破，才是一個國家科技實力真正的底氣。
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