在6年量產381款芯片后,華為在ISCAS 2026(IEEE國際電路與系統(tǒng)研討會)上,正式提出“韜(τ)定律”及其“時間擴展理論”,嘗試為后摩爾時代提供一套新的解釋框架與技術敘事。
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5月25日,華為ITMT(集成技術管理團隊)主任兼半導體業(yè)務部總裁何庭波指出,應以“時間(τ)縮微”,替代傳統(tǒng)的“幾何縮微”,作為半導體與電子系統(tǒng)演進的新主線。
這里的τ(韜),源自電子學中的時間常數(shù),用于描述信號傳播延遲。在傳統(tǒng)芯片設計中,它長期對應于時序優(yōu)化、互連延遲與數(shù)據(jù)路徑壓縮等問題。但在過去的產業(yè)敘事中,τ始終是局部設計指標,而非系統(tǒng)演進的核心敘事。人們更習慣用“納米”去理解芯片的性能進步。
不過,這次,華為提出,摩爾時代的真正價值尺度,不是空間,而是時間。因為芯片的本質,并不是在單位面積內塞進去多少晶體管,而是在單位時間內完成更多的信號傳輸與狀態(tài)更新。
芯片信號從起點到終點,需要穿過大量邏輯門與互連線路。整條路上最慢的那一段(最長組合邏輯路徑的延遲),就是芯片能跑的最高頻率。過去幾十年,行業(yè)之所以不斷縮小晶體管尺寸,本質上是在縮短信號傳播距離,從而減少時間延遲。而傳統(tǒng)EDA工具與物理設計方法,就是在這樣的“幾何縮微”的指導下,在二維平面內進行布局布線優(yōu)化,通過減少擁塞、縮短關鍵路徑、優(yōu)化寄生電阻電容來逼近時序極限。
但這一范式正在逼近極限。在先進制程下,摩爾定律的邊際收益持續(xù)下降。尤其在AI時代,計算與數(shù)據(jù)供給之間的矛盾被急劇放大:算力按芯片面積(N2)擴展,而I/O與帶寬卻受制于邊界(N)擴展,增長遠慢于計算單元。結果是,算力規(guī)模快速增長,但系統(tǒng)供給能力無法同步提升。
為此,行業(yè)正在嘗試,在X軸與Y軸構建的二維平面之外,通過Z軸方向的技術與工藝創(chuàng)新,壓縮關鍵路徑上的時間常數(shù)τ。但當前的2.5D封裝,本質仍是傳統(tǒng)二維邏輯的延伸。其在X/Y軸上依賴先進制程,而Z軸仍采用宏觀尺度工藝,跨層連接密度相差5~6個數(shù)量級,更接近chiplet范式下的異構集成。
而華為試圖使“邏輯本身的立體化”,即這次論文所提出的邏輯折疊(Logic Folding)的關鍵概念。這是在cell級別上,對邏輯進行重構,將原本位于同一平面的標準單元拆分至多個有源層,通過超高密度混合鍵合實現(xiàn)垂直互聯(lián)。本質上,它需要重構計算拓撲。
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相對技術或理論,其難點更在于工藝與工程體系的協(xié)同,包括EDA設計、制造工藝、封裝技術與測試體系的整體重構。此外,華為也在探索器件層面降低τ,主要通過材料學突破硅基物理限制。
但是,現(xiàn)實約束在于,當前全球半導體產業(yè)鏈已形成穩(wěn)定分工與路徑依賴,各環(huán)節(jié)缺乏主動進入高風險架構重構的動力。畢竟,它們還能享受一段時間先進制程的紅利;2.5D工藝現(xiàn)在仍然夠用。
在這一背景下,華為憑借垂直整合能力及其生態(tài)地位,成為少數(shù)能夠同時推進設計、工藝與系統(tǒng)協(xié)同優(yōu)化的廠商之一。而且,過去幾年,外部環(huán)境的變化也在客觀上推動其加速進入下一代技術路徑。雖然單軸制程精度仍處于追趕階段,但先讓Z軸先于全球同行進入下一代際,是可行的創(chuàng)新路徑。這也將釋放成熟工藝的性能潛力,解決先進制程 “卡脖子” 難題。
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事實上,在過去六年的實踐中,基于τ定律,華為已成功設計并量產了381款芯片,廣泛覆蓋了千行百業(yè)的需求。其中,將于2026年秋季面世的麒麟芯片,率先采用了局部的邏輯折疊技術,性能大幅提升。到2031年,基于該體系的高端芯片,有望在“等效晶體管密度”上達到1.4nm制程水平。
更重要的是,τ定律的影響并不局限于芯片內部,而是延伸至系統(tǒng)層級。芯片之間、服務器之間乃至數(shù)據(jù)中心之間,都需要同步壓縮數(shù)據(jù)傳輸時間與能耗。華為同步推進統(tǒng)一總線UB-Mesh、Hi-ONE近封裝光學、背面供電以及近存計算等技術,本質都是如此。
在其技術路線圖中,2030年前昇騰芯片仍以chiplet與2.5D架構為主;2030年后逐步引入三維邏輯折疊;到2035年,AI硬件集成度有望較當前提升百倍以上。而τ優(yōu)化將貫穿整個系統(tǒng)層級。
未來半導體競爭的核心,或許不再是制程精度的極限,而是誰能以最低的時間成本,組織最大規(guī)模的計算資源。在這一工藝路徑的上,華為已經提前起步了。
論文:
https://chinaxiv.org/abs/202605.00224
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