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“這是價值事務所的第2144篇原創文章”

最近A股再次呈現“科起登落”的K型行情，一面是海外算力、國產芯片“你方唱罷我登場”，另一面是白酒、消費、醫療仍在底部徘徊，不少公司甚至創了新低。有些公司已經沖到10000點，也有公司還停留在2500點。

會客廳經常有同學問這波AI行情什么時候見頂，如果有泡沫的話，泡沫什么時候破滅？所長的回答是“順勢而為”，因為我們還無法判斷這波AI革命究竟能發展到什么程度，對于產業鏈的拉動力度究竟能到什么程度，自然也就不能輕易判斷何時見頂。

當然除了科技浪潮本身，潛在的風險也是不可忽視的，美伊沖突仍未解決、美聯儲鷹派加息的聲音漸濃、全球經濟并不能夠完全排除滯漲的風險，一旦真的出現黑天鵝，估值高高在上的科技股顯然也不可能獨善其身，如何預判、如何調整也是我們必須要考慮的問題。

所長周末也給大家帶來6月份的公開課直播，詳細給大家總結一下5月的行情、并對接下來的大盤走勢、投資策略做一個前瞻分析，歡迎大家參加。

本文來自《所長會客廳》5月25日的文章，因《價值事務所》已是一個全網超過100萬關注者的賬號了，考慮到輿論影響的問題，無論是跟投資決策直接相關，還是比較敏感的內容，都沒辦法深入講，甚至都不能涉及。所以建議大家最好盡可能加入所長會客廳。對比《價值事務所》，《所長會客廳》有更加深度的研究、更加敏感的內容、更全面的陪伴（有問必答）、更及時的解讀以及更多精品內容補充……

今天全市場最火的概念要數華為的τ理論無疑了，同學們都很關心，所長再給大家解釋一下，什么是τ以及τ概念的受益行業會有哪些。

先來看廣義的τ理論，華為海思半導體總裁何廷波今天在中科院的科技論文預發布平臺上發表署名論文《多層電子系統的時間縮微理論》，系統地闡述了τ理論。

τ理論的核心思想，就是用τ定律替代摩爾定律，為國內半導體未來的發展提出了系統的理論指導。

我們都知道摩爾定律，摩爾定律就是集成電路上可以容納的晶體管數目大約每經過18個月到24個月便會增加一倍。換言之，處理器的性能大約每兩年翻一倍，同時價格下降為之前的一半。

摩爾定律的實現，主要依靠的是芯片制程技術的提高，從65nm，到28nm，14nm，7nm，一直到最新的2nm、甚至1nm。

在這篇論文里，把芯片制程的提高稱為“幾何微縮”，也就是縮小晶體管的幾何尺寸，在同樣大小的空間容納盡可能多的晶體管，但是這種“幾何微縮”是有絕對上限的，當芯片制程達到1nm，也就是接近一個電子的寬度時，晶體管就沒有辦法做的更小，這時候摩爾定律就失效了。并且因為國內拿不到最先進的EUV光刻機，目前連7nm的先進制程也無法突破，更早地撞上了“幾何微縮”墻。

為了突破“幾何微縮”的桎梏，從理論上打破摩爾定律，華為提出了一個新的概念“時間微縮”，τ就是希臘字母時間常數。

華為把芯片制造上升為一個系統工程，這個系統分為多個堆棧，也就是步驟。

“在堆棧的每一層——晶體管、電路、芯片和系統——都可以定義一個特征時間常數τ，并將其縮減為統一優化目標。”

“未來的優化目標，不只是讓某一層的面積更小、頻率更高、帶寬更大，而是要看這些改進最終有沒有降低整個系統的 τ。”

“這樣一來，幾何縮放就不再是唯一道路，而是降低 τ 的眾多方法之一?！?/p>

那么除了幾何微縮，還有哪些方法可以實現時間微縮呢？論文也展開說明了具體的方法。

晶體管層：核心是本征開關延遲，可通過遷移率提升、應變工程、高κ/金屬柵、GAA架構等方式改善。

電路層：核心是信號路徑上的RC傳播延遲，可通過低電阻率導體、低κ介質，以及更重要的垂直集成來縮短線長。

芯片層：核心是計算延遲和存儲訪問延遲，可通過架構選擇、流水線深度、存儲層級結構和片上互連網絡進行優化。

系統層：核心是端到端消息傳輸和同步時間，可通過互連拓撲、協議棧和網絡結構設計來降低。

這些都太抽象了，所長現在也只是明白個大概，但是市場會逐漸理解和深挖相關的技術和標的，目前也不太會是市場最大的熱點，我們接下來說狹義的τ概念。

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邏輯折疊

這篇論文也花了大量篇幅詳細解釋了邏輯折疊的概念，并強調華為通過邏輯折疊怎樣實現了芯片性能的大幅提升。

這個邏輯折疊相對就容易理解多了，說白了這就是所長上個禮拜給大家詳細解釋過的3D堆疊先進封裝技術，華為把它包裝了一下，更高大上了。

再用一兩句話解釋一下：邏輯折疊就是把多個邏輯器件(例如CPU、GPU)像造房子一樣在垂直空間進行堆疊，通過這種方法，在相同面積上同樣容納了更多的晶體管。

通過邏輯堆疊，Kirin2026(指的就是華為即將推出的9050芯片)的晶體管密度在一代內從155MTr/mm2 階躍提升到238MTr/mm2， 性能核能效提升41%，最高時鐘頻率提高接近13%。Kirin2026這款芯片的性能水平已經接近臺積電初代3nm芯片的水平。

華為還雄心勃勃地提出，到2031年，采用邏輯折疊的Kirin芯片晶體管密度將達到等效1.4nm水平。

所以有人很快就把華為的這個邏輯折疊比作芯片界的Deepseek，所長覺得是很貼切的。華為和DS一樣，都是在美國光刻機和算力封鎖的困境中通過各種算法和工程優化能力想辦法提高性能的典型例子，這也是中國工程師紅利的體現。

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受益者

但是所長還是要潑一些冷水，邏輯折疊的這個思路并沒有新的突破，總體來說還是舊瓶裝新酒。

最核心的3D堆疊技術剛才已經說了，這次新披露出來的信息就是華為的3D堆疊采用了混合鍵合的先進封裝技術，這個先進封裝技術之前主要是在HBM3和HBM4上面使用，這次華為用到了新款9050的邏輯處理SoC上。

混合鍵合設備國內有哪些公司在做呢？比較領先的是拓荊科技，其次北方華創也剛推出了新機，中微公司自己還沒有，但是其戰略領投的青禾晶圓也是國內混合鍵合設備的新玩家。

除了混合鍵合設備，3D堆疊還要用到大量的CMP減薄設備，華海清科是CMP減薄設備的國內龍頭。

3D堆疊工藝有非常多的清洗步驟，因此清洗設備也是核心的受益者，盛美上海是清洗設備的國內龍頭，盛美除了做清洗設備，現在也是國內電化學鍍膜ECP設備的領導者。ECP在3D堆疊混合鍵合中有很重要的應用，因為混合鍵合就是把上下兩層的芯片不通過bumping凸點連接，直接通過TSV通孔后用銅互聯，因此需要在芯片上直接用ECP鍍銅。

相關的內容介紹去年我們在覆蓋盛美的文章中詳細分析過，有興趣的同學也可以用搜索功能找出來溫習一下。

所以邏輯折疊目前所長能想到的主要受益者就是盛美、拓荊和華海清科。

但是要補充兩點：

第一，3D疊堆不是新技術，為什么臺積電不用？因為3D堆疊并不是非常適合高功耗的邏輯芯片，邏輯芯片3D堆疊會產生供電和散熱的問題，華為的這款9050芯片也并不是全芯片完整堆疊，而只是部分核心處理模塊。所以邏輯堆疊到底是不是真的像華為說的那么好用，還是需要打一個問號。

第二，3D堆疊用的是最先進的封裝設備，很大概率國產雖然能做，但滲透率并不高，對于設備公司的實際收入利潤貢獻暫時還不會那么大。但所長相信只要給予國產設備足夠的時間，滲透率的提高也還是早些晚些的問題。

其他τ概念股，市場比較認的還包括中芯國際、華虹公司、長電科技、通富微電、EDA龍頭華大九天等等。其中中芯國際是最正宗的，華虹和華大九天算有點關系，長電和通富是沾了先進封裝名字的光，這個道理上次我們也都解釋過了。

正如我們一直所強調的，《所長會客廳》從不做泛泛而談的信息搬運，這里會研究歷史大勢的底層規律，洞悉宏觀市場的微妙變化；縱觀中觀行業的潛流涌動，細究微觀企業的真實處境，甚至有在公開渠道找不到的全維度跟蹤。更重要的是，那些前端不敢講、多數人講不透的敏感信息和深層邏輯，都能在這里能聽到最直白的剖析。

另外，《所長會客廳》對任何提問都有問必答，無論會員的疑問有多具體，哪怕是某個細分領域的小眾問題，而且會盡可能地做到深度分析，拒絕三言兩語的敷衍，甚至常出現數千字的深度拆解，把來龍去脈、利弊得失、未來走向講得明明白白，就好像會員的「私人專屬分析助理」一樣。

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