華為何庭波最新論文詳解：什么是“韜（τ）定律”？麒麟、昇騰芯片將如何演進？

出品｜搜狐科技

作者｜張雅婷

編輯| 楊 錦

“我們的解決方案走得通，走得遠。我們新芯片的性能完全可以持續對標另外一條路徑?！?/p>

身著深藍色西裝、戴著銀色邊框眼鏡，一向以低調著稱的華為芯片掌門人何庭波罕見亮相，帶來了一場令外界轟動的重磅演講。

5月25日，在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會ISCAS 2026上，何庭波發表了指導半導體產業發展的新原則——韜（τ）定律。這是中國在全球半導體領域首次提出指導產業發展的新原則。

何庭波透露稱，在過去六年的實踐中，基于韜(τ)定律，華為已成功設計并量產了381款芯片。預計到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的水平。

在發表演講的同一天，何庭波在中國科學院科技論文預發布平臺上發表署名論文《多層電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》，具體解讀“韜（τ）定律”，并披露了華為麒麟芯片、昇騰芯片相關路線圖規劃。

（圖片來源：中國科學院科技論文預發布平臺官網）

華為發布韜(τ)定律

目標5年后實現1.4nm等效性能

作為華為芯片業務掌門人，何庭波自1996年便加入華為，歷任芯片業務崗位、研發部長、海思總裁、2012實驗室總裁，現任科學家委員會主任、ITMT 主任、半導體業務部總裁。

在何庭波的帶領下，華為推出了麒麟、昇騰等一系列性能領先業界的芯片，確保了公司在遭受制裁時的供應鏈穩定，為華為業務發展奠定了堅實基礎。

即使成就斐然，何庭波卻十分低調，鮮少在公眾場合現身，在網上也很難找到她的相關視頻和影像資料。

而今天何庭波的發言，可謂是向行業丟出了一顆“技術炸彈”。

眾所周知，近年來主導半導體產業半個多世紀的摩爾定律，正面臨嚴峻的物理極限和經濟效益雙重挑戰。

面對晶體管幾何縮微放緩，晶體管成本紅利消退等發展困境，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。

為此，何庭波在演講中正式發表“韜（τ）定律”，提出以“時間(τ)縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

“我們取得了一系列僅靠先進制程工藝難以取得的進步。”何庭波透露稱，將于今年秋季面世的“麒麟2026”手機芯片是邏輯折疊技術的首次成功實施。

它基于全新的自由邏輯設計理念，由單層擴展到雙層，并實現晶體管密度等指標的大幅提升。而諸如此類的大量創新，會逐步落地到2027年及之后的量產芯片中。

何庭波預計，到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的水平。

有業內觀點認為，韜（τ）定律是中國在全球半導體領域首次提出指導產業發展的新原則，堪稱中國半導體從 “跟隨” 到 “定義路線” 的里程碑。

何庭波署名論文解讀

就在何庭波發布演講的同一天，一篇何庭波署名的論文《多層電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》在中國科學院科技論文預發布平臺上正式發表。

這篇論文對“韜（τ）定律”進行了更加具體的解讀，并詳細披露了華為麒麟芯片、昇騰芯片的路線圖規劃。

據了解，韜(τ)定律提出以“時間(τ)縮微”替代“幾何縮微”，以引導半導體演進。形式上，τ被視為一個分層構造，可以分解為：τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

其中，τ_transistor、τ_circuit、τ_chip和τ_system分別代表晶體管、電路、芯片和系統層的時間常數。

τ的工作空間跨越約十二個數量級的時間（皮秒到秒）以及相當范圍的空間（納米到千米）。在每一層，都有不同的機制可用于縮減τ。

首先是晶體管層：優化內在開關延遲，降低局部互連的寄生電阻與電容；其次是電路層：通過垂直集成（3D堆疊）縮短導線長度等，解決RC傳播延遲；

然后是芯片層：通過架構、流水線深度及內存層級降低計算與訪存時延；

最后是系統層：優化互連拓撲、協議棧和互連架構設計，縮短端到端消息同步時間。

τ縮微理論的量產級驗證，首先是在移動領域完成。通過邏輯折疊技術，華為將數字、模擬和存儲電路垂直堆疊在不同的晶體管層，遵循時間縮微原則聯合優化性能、功耗和面積。

以即將發布的麒麟2026芯片為例，晶體管密度在單代之內從155MTr/mm2（每平方毫米1.55億個晶體管）階躍提升至238MTr/mm2（每平方毫米2.38億個晶體管），這在過去幾何摩爾定律下需要3年才能達到。SoC性能和功耗效率提升41%，最高主頻提升近13%。

論文中提到的麒麟芯片核心頻率演進路線圖顯示，2029年麒麟芯片的CPU核心頻率將邁向4GHz。

而在AI集群中，何庭波表示，超過80%的能源消耗在數據移動上。因此，減少數據在傳輸中耗費的時間比單純提高算力更關鍵 。

于是，τ縮微在AI集群上通過三個層面來實現：系統互連架構（Unified Bus）、近封裝光學引擎（Hi-ONE）以及3D折疊封裝（3D Folding）。

論文預計，2030年昇騰990 AI芯片將引入邏輯折疊技術。2035年，硬件集成度預計將增長100倍以上。

何庭波在文章末尾強調，τ時間縮微理論是一個開放體系，并非已經完美，仍有數個重大的系統性挑戰需要整個產業鏈協同攻克，包括EDA工具鏈更新、晶圓間工藝偏差等。

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