剛剛，英特爾公布1.8nm重大進展

具備更高的性能、增強的熱特性。

作者 | ZeR0

編輯 | 漠影

芯東西6月17日報道，今日，在夏威夷舉行的2026年VLSI（超大規(guī)模集成電路）國際研討會上，英特爾代工公布了其制程路線圖和未來技術(shù)創(chuàng)新方面的最新進展：Intel 18A系列的首個性能增強版本——Intel 18A-P，現(xiàn)已進入風險試產(chǎn)階段。

英特爾在標準Arm核心子模塊做了測試。與Intel 18A相比，Intel 18A-P在相同功耗下性能可提升9%，或在相同性能下功耗可降低18%，同時具備增強的熱特性，在芯片設計上也更靈活。

Intel 18A與Intel 18A-P均為2nm級制程，與臺積電N2、三星SF2制程工藝競爭。A是“埃米”，18A即1.8nm，P是指性能增強。

下一代至強服務器處理器（代號“Diamond Rapids”）將采用Intel 18A-P制程，預計2027年上市。Diamond Rapids擁有192核，采用4個計算單元，每個單元均基于Intel 18A-P，每個計算單元包含一個由48個性能核心組成的CPU復合體以及L3緩存。

與Intel 18A相同，Intel 18A-P提供兩種單元高度（180nm和160nm），接觸柵極間距（Contacted Poly Pitch）為50nm。英特爾代工副總裁Chris Auth在與媒體交流時透露，其160nm方案在與競品的高性能計算產(chǎn)品對標時，極具競爭優(yōu)勢。

Intel 18A是基礎工藝，Intel 18A-P則是其擴展集，不僅提升了性能，還引入更多功能特性，為芯片設計人員提供了從極低功耗到極高性能的完整器件選型。

Intel 18A-P與Intel 18A的設計規(guī)則完全兼容，可便捷復用現(xiàn)有IP和設計流程。芯片設計人員無需更改就能將基于Intel 18A構(gòu)建的芯片設計移植到Intel 18A-P。

在先進制程方面，客戶信任來自三大支柱：技術(shù)、產(chǎn)能、生態(tài)。Intel 18A正全面量產(chǎn)爬坡，缺陷密度走勢符合預期發(fā)展，良率穩(wěn)步提升。英特爾正在贏得這種信任。

01.

Intel 18A-P：

能效增強，改善熱阻，新增晶體管

得益于晶體管、互連和設計技術(shù)的協(xié)同優(yōu)化，Intel 18A-P在性能、功耗和設計方面均具優(yōu)勢。

在VLSI研討會上，英特爾代工的工程師詳細介紹了以下技術(shù)進展：

1、新增低功耗與高性能晶體管選項。針對低功耗應用，180nm單元高度上新增了W1（寬度為1的器件，超窄擴散區(qū)，能在切換晶體管時獲得極低功耗），160nm單元高度上增加了W1.5；針對高性能應用，引入了新型雙接觸晶體管W3P。

下圖是芯片設計人員所看到的俯視圖布局，上半部分對應180nm單元庫，下半部分是160nm單元庫，橙色是柵極，兩側(cè)是源/漏極，中間紫色/綠色是溝道，180nm上可以用三倍或兩倍高度寬度，160nm上可以有三倍、兩倍或一倍寬度。

2、新增Power Boost能效增強技術(shù)，這是Intel 18A-P的全新雙接觸、低電阻晶體管方案，可在不增加電容的情況下提升驅(qū)動電流，并實現(xiàn)更高的運行頻率。

下圖左側(cè)是環(huán)形振蕩器頻率與電容的關(guān)系，電容能直接反映晶體管大小。W1可優(yōu)化能耗設計。在標準W2和W3晶體管上，Intel 18A-P所獲得的性能主要來自遷移率改善，會有一定頻率提升。頻率提升更大的來自W3P，在電容不變時性能提升。

圖右是RibbonFET晶體管，有4個溝道，所有溝道都匯入源極區(qū)域。如果沒有背面觸點，所有電流必須匯聚并通過正面觸點流入。Intel 18A-P在背面加了一個直接觸點，利用背面互連給電流多了一條路。正面觸點與背面觸點之間的連接通過PowerVia實現(xiàn)。

3、針對散熱挑戰(zhàn)，一是減薄了熱載體晶圓并換用新材料，二是引入了熱感知EDA工具，在有熱的地方會增加更多互連和通孔來快速將熱量導向襯底，通過這些材料和設計創(chuàng)新，將熱阻降低了20%-40%。

4、利用幾何和材料優(yōu)化，過孔電阻（指芯片各層之間的垂直連接）降低了10%-30%。

5、通過應變工程提升PMOS的遷移率，使電流更高效地通過晶體管。

6、在ULVT（超低閾值電壓）和LVT（低閾值電壓）之間新增第五組Vt（邏輯閾值電壓）選項，為芯片設計人員提供平衡速度與功耗的額外選擇。

閾值電壓越低，晶體管激活所需的功率就越小，漏電也越大，因此ULVT 晶體管性能最高但漏電最大，HVT晶體管性能最低但漏電最小。新增的超低閾值電壓低漏電選項介于ULVT和LVT之間，性能優(yōu)于LVT，漏電低于ULVT，為芯片設計提供了更大的靈活性。

7、偏差角收緊33%，將工藝波動控制力提升到行業(yè)主流水準。偏差角，即客戶會看到的晶體管速度分布范圍。設計人員需要確保他們的電路在此范圍的高端和低端都能正常工作，得在芯片設計中加入大量保護帶。Intel 18A-P把Vt波動收窄。設計師就可以把省下來的保護帶，轉(zhuǎn)化成更高的性能或者更低的功耗。

02.

GAA晶體管與背面供電技術(shù)：

布線面積減少11%，頻率提升6%

借助Intel 18A制程節(jié)點，英特爾代工已將全環(huán)繞柵極（GAA）晶體管和背面供電（BSPD）技術(shù)推向市場。

面向未來的邏輯芯片設計，英特爾的工程團隊在會上探討了這些技術(shù)如何在性能、能效和微縮方面奠定基礎。

GAA方面，與許多正在推出GAA晶體管的公司采用的3條納米帶不同，英特爾全新RibbonFET架構(gòu)采用4條納米帶（ribbon），以提供更大的驅(qū)動電流。

背面供電方面，當互連線不斷縮小、芯片尺寸縮短時，電源線與信號線之間會產(chǎn)生一種“爭奪”，電源線負責將電力送到晶體管，它又大又粗，電阻才又很小，而信號線負責晶體管之間的通信，需要遠離任何相互干擾，兩者之間存在“粗線與細線”的競爭。

而英特爾的做法是，把電源線移到背面，正面只留信號線，背面專門走電源，這樣電力就能直達晶體管，同時騰出了電源線的空間，減少了位于正面的信號線之間的干擾。

英特爾代工副總裁兼英特爾院士Eric Karl展示了英特爾如何量化背面供電和GAA晶體管的優(yōu)勢。

這些技術(shù)與同類正面互連技術(shù)相比，可減少11%的布線面積，并將動態(tài)壓降幅度縮小至1/10，從而實現(xiàn)高達6%的頻率提升，或超過15%的動態(tài)功耗降低。

英特爾代工硅片與平臺工程團隊的Manju Shamanna分享了基于GAA晶體管和背面供電技術(shù)制造的CPU核心的硅片測試結(jié)果。

其研究表明，這兩項技術(shù)在較低電壓下（約0.5V）可實現(xiàn)約30%的頻率提升，同時減少了IR（內(nèi)阻）壓降，運行也更高效。

03.

面向未來的技術(shù)創(chuàng)新：

CFET、GaN+硅集成、減成法釕互連

英特爾代工還在VLSI研討會上介紹了在多個對未來芯片微縮至關(guān)重要的領(lǐng)域的長期研究進展，分別對應晶體管架構(gòu)、電源管理和互連材料三個方向。

（1）互補場效應晶體管（CFET）：英特爾展示了單片式CFET反相器，其NMOS與PMOS器件垂直堆疊，柵極間距為45nm。通過垂直器件架構(gòu)，英特爾為在GAA晶體管之后繼續(xù)推進邏輯微縮開辟了新路徑。

（2）面向電源管理的氮化鎵+硅集成：英特爾展示了300mm晶圓上的單片集成技術(shù)，將氮化鎵功率器件與硅基邏輯（包括一個約1000個邏輯門的數(shù)字控制模塊）集成在一起，使得高效、大規(guī)模的數(shù)字控制能夠與高性能功率器件在同一工藝下協(xié)同工作，并降低系統(tǒng)復雜性。

（3）減成法釕互連（Subtractive ruthenium interconnect）：英特爾展示了采用空氣間隙集成的減成法釕互連技術(shù)，與銅互連相比，電容降低多達約35%，且頻率提升顯著，為隨著互連尺寸持續(xù)縮小而改善電阻電容指標提供了一條可行路徑。

04.

結(jié)語：2nm制程競賽升溫

進入2nm級競爭，頭部芯片制造商們不僅在打今天的仗，還在布未來的局。

如今AI的發(fā)展正在被芯片制造束縛。從AI訓練到推理側(cè)的算力成本，最終會傳導到最底層。任何在芯片制造工藝上摳出來的能效，都是真金白銀。

通過將Intel 18A-P推到風險試產(chǎn)階段，英特爾將高性能計算和AI基礎設施的地基往下再夯一層。

“我們在VLSI研討會上展示的最新進展和所作的報告，向英特爾代工的客戶和合作伙伴傳遞了一個明確信號：我們長期堅定致力于前沿制程創(chuàng)新。”英特爾代工執(zhí)行副總裁兼總經(jīng)理Naga Chandrasekaran說，“這是一段持續(xù)推進的旅程，前方仍有更多工作要做。”