一夜刷屏的華為韜定律，國產(chǎn)芯片的突圍之路？

昨日，在IEEE主辦的國際電路系統(tǒng)研討會(huì)（ISCAS）上，華為半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表重磅演講。會(huì)上，華為正式推出韜(τ)定律，這一全新技術(shù)理論迅速刷屏全網(wǎng)，引發(fā)行業(yè)廣泛關(guān)注。

很多人將這一新定律與業(yè)界經(jīng)典的摩爾定律展開對(duì)比。過去六十年來，摩爾定律始終是全球半導(dǎo)體行業(yè)不可撼動(dòng)的核心準(zhǔn)則，為整個(gè)產(chǎn)業(yè)的發(fā)展劃定了核心方向，行業(yè)的終極發(fā)展目標(biāo)簡單且統(tǒng)一：持續(xù)縮小晶體管物理尺寸，實(shí)現(xiàn)芯片性能迭代升級(jí)。

從表面來看，韜定律同樣圍繞芯片微型化展開，但深究核心邏輯，其與摩爾定律存在本質(zhì)區(qū)別。

什么是韜(τ)定律

長期以來，全球芯片廠商沿著摩爾定律的路徑持續(xù)迭代，芯片制程從90nm逐步進(jìn)化至2nm，再到1.4nm先進(jìn)制程，研發(fā)核心始終聚焦同一目標(biāo)：在有限的硅片面積內(nèi)集成更多晶體管，以此打造更高性能的芯片產(chǎn)品。

但這套沿用六十年的行業(yè)迭代邏輯，如今已遭遇物理極限與商業(yè)成本的雙重瓶頸。物理層面，晶體管尺寸已逼近原子量級(jí)，量子隧穿效應(yīng)引發(fā)的漏電難題始終無法解決；商業(yè)層面，先進(jìn)制程晶圓廠的單座投資成本已攀升至200億美元，高昂的研發(fā)投入與落地成本，讓依靠縮小晶體管尺寸的迭代模式難以為繼。

針對(duì)行業(yè)困境，何庭波提出了一個(gè)極具顛覆性的全新觀點(diǎn)：摩爾定律的本質(zhì)其實(shí)不是關(guān)于“尺寸大小”的定律，而是關(guān)于“時(shí)間快慢”的定律——過往所有的晶體管微型化、電路布線密集化操作，本質(zhì)目的都只有一個(gè)：讓晶體管速度更快，讓信號(hào)傳輸路徑更短。

換句話是，行業(yè)數(shù)十年的技術(shù)迭代，本質(zhì)都是在持續(xù)壓縮信號(hào)傳輸?shù)臅r(shí)間常數(shù)τ，即信號(hào)從發(fā)出到傳輸完成的全過程耗時(shí)。基于這一認(rèn)知，華為韜定律的核心邏輯應(yīng)運(yùn)而生：以時(shí)間縮微替代傳統(tǒng)的幾何縮微，打造一條全新的芯片性能升級(jí)路徑。

這一全新思路徹底打破了行業(yè)固有研發(fā)思維：后續(xù)芯片研發(fā)無需持續(xù)執(zhí)著于晶體管物理尺寸的極致壓縮，可通過全系統(tǒng)優(yōu)化降低信號(hào)延遲與傳輸損耗，在不依賴先進(jìn)制程迭代的前提下，這樣一來芯片的性能同樣能提升。

邏輯折疊：以結(jié)構(gòu)創(chuàng)新

圍繞“時(shí)間縮微”的核心邏輯，華為同步推出了邏輯折疊（Logic Folding）創(chuàng)新技術(shù)路徑，為芯片性能突破提供了具象化落地方案。

當(dāng)前傳統(tǒng)芯片普遍采用二維平面電路布局，各類功能邏輯模塊平鋪排布。這種布局方式導(dǎo)致信號(hào)傳輸需要跨越多個(gè)電路模塊，傳輸路徑冗長復(fù)雜，不僅會(huì)產(chǎn)生較高的傳輸延遲與功耗損耗，也長期制約著芯片主頻提升與整體性能的突破。而邏輯折疊技術(shù)徹底打破了二維平面的布局局限，通過垂直維度電路堆疊重構(gòu)芯片拓?fù)浣Y(jié)構(gòu)，從空間架構(gòu)層面優(yōu)化信號(hào)傳輸效率。

該技術(shù)區(qū)別于常規(guī)的3D堆疊封裝技術(shù)，華為通過將數(shù)字、模擬、存儲(chǔ)等不同功能的電路，分層布局于垂直堆疊的多層有源層中，再依托混合鍵合技術(shù)完成層間互聯(lián)，大幅縮短信號(hào)傳輸路徑，同步實(shí)現(xiàn)芯片性能升級(jí)與能效優(yōu)化。

目前，這項(xiàng)創(chuàng)新技術(shù)已具備落地條件，華為將于2026年秋季推出新款麒麟芯片，對(duì)韜定律與邏輯折疊技術(shù)進(jìn)行實(shí)戰(zhàn)驗(yàn)證。

從數(shù)據(jù)來看，新款芯片無需迭代更先進(jìn)光刻工藝，僅通過架構(gòu)與空間結(jié)構(gòu)優(yōu)化，便實(shí)現(xiàn)晶體管密度大幅提升53.5%，達(dá)到238 MTr/mm2，同時(shí)P核能效提升41%，性能升級(jí)效果顯著。

華為技術(shù)團(tuán)隊(duì)預(yù)判，按照這一迭代路徑，2031年推出的高端芯片，有望通過架構(gòu)優(yōu)化實(shí)現(xiàn)等效1.4納米制程的晶體管密度與性能水平。在國內(nèi)高端EUV光刻機(jī)受限、先進(jìn)制程迭代受阻的行業(yè)背景下，這套全新技術(shù)解決方案具備極高的行業(yè)價(jià)值與現(xiàn)實(shí)意義。

與此同時(shí)，韜定律的核心價(jià)值，更在于破解AI時(shí)代整體計(jì)算系統(tǒng)的核心性能瓶頸。為此，華為同步推出“靈衢總線”等配套核心技術(shù)，在“時(shí)間縮微”的整體技術(shù)框架下，實(shí)現(xiàn)軟件與硬件的深度適配優(yōu)化，讓芯片設(shè)計(jì)更貼合整體系統(tǒng)的性能需求。這也是韜定律相較于傳統(tǒng)摩爾定律單一制程迭代模式的差異化優(yōu)勢。

國產(chǎn)芯片新思路？

從技術(shù)內(nèi)核來看，韜定律是一套體系化的芯片性能提升方法論，覆蓋范圍與技術(shù)完善度，均遠(yuǎn)超行業(yè)熟知的Chiplet（小芯片）技術(shù)。

但需要明確的是，韜定律并非對(duì)摩爾定律的替代，而是對(duì)現(xiàn)有半導(dǎo)體迭代體系的補(bǔ)充與升級(jí)，二者并非對(duì)立關(guān)系。

對(duì)于長期面臨外部技術(shù)封鎖、先進(jìn)制程迭代受限的國內(nèi)半導(dǎo)體產(chǎn)業(yè)而言，單純依靠突破高端EUV光刻機(jī)技術(shù)、追趕海外先進(jìn)制程，難度極大、周期極長，難以快速打破產(chǎn)業(yè)僵局。

而韜定律的落地驗(yàn)證了全新的產(chǎn)業(yè)突圍路徑：在先進(jìn)制程設(shè)備受限的行業(yè)現(xiàn)狀下，通過芯片架構(gòu)創(chuàng)新、先進(jìn)封裝優(yōu)化、軟硬件系統(tǒng)協(xié)同升級(jí)等多元技術(shù)手段，依舊可以持續(xù)推動(dòng)芯片性能迭代升級(jí)，擺脫對(duì)單一制程縮小模式的依賴。

客觀而言，這套全新技術(shù)體系仍存在諸多落地難點(diǎn)。邏輯折疊技術(shù)對(duì)EDA工具精度、半導(dǎo)體新材料性能、芯片散熱方案、生產(chǎn)制造良率等多個(gè)核心環(huán)節(jié)均有極高要求，規(guī)?；a(chǎn)業(yè)化落地仍需長期的技術(shù)攻堅(jiān)與產(chǎn)業(yè)鏈配套完善。

但不可否認(rèn)，華為韜定律及配套技術(shù)體系，成功為國內(nèi)半導(dǎo)體產(chǎn)業(yè)突破外部技術(shù)限制、實(shí)現(xiàn)自主可控發(fā)展，開辟了一條全新可持續(xù)的道路。

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